1. 项目概述从平面到立体的芯片革命最近几年但凡关注半导体行业的朋友肯定都绕不开“先进封装”这个词。当摩尔定律的脚步逐渐放缓单靠把晶体管做得更小来提升芯片性能这条路已经越来越难走成本也越来越高。于是整个行业的焦点开始从“如何把晶体管做小”转向了“如何把做好的晶体管更高效地连接和堆叠起来”。这就是2.5D和3D IC封装技术崛起的背景。简单来说它们不再满足于让所有电路都平铺在一个硅片上而是像盖楼房一样把不同的功能模块、甚至不同的芯片在垂直空间上组合起来从而实现更高的性能、更低的功耗和更小的面积。你可能会问这不就是多芯片封装吗和传统的把几个芯片并排放在一个基板上的方式有什么区别区别大了。传统的多芯片封装MCP更像是“合租”几个芯片共享一个“房子”封装体和“水电接口”引脚但它们之间的通信还是要绕远路速度慢、功耗高。而2.5D和3D封装则是给芯片们建了“高速公路”甚至“电梯”实现了超短距离、超高带宽的互连。其中2.5D封装可以理解为在芯片和封装基板之间插入了一个“中间层”这个中间层上布满了超精细的互连线让并排放置的芯片可以通过这个中间层高速通信就像在芯片下面铺了一层硅“中介层”高速公路。而3D IC封装就更进一步是实打实的“叠罗汉”通过硅通孔TSV等技术让芯片在垂直方向上直接堆叠并电性连接相当于建起了摩天大楼数据传输距离缩短到微米级。我入行十几年亲眼见证了从平面封装到2.5D再到如今3D堆叠的演进。这个过程不仅仅是技术的迭代更是设计思路的根本性转变。今天我就结合市面上主流的产品和技术带你深入拆解2.5D和3D封装的核心讲清楚它们到底是什么、怎么实现的、以及为什么能成为高性能计算、人工智能等领域的“胜负手”。无论你是芯片设计工程师、硬件爱好者还是相关领域的从业者理解这些技术背后的逻辑都能帮你更好地把握行业脉搏。2. 技术基石解析TSV与中介层要搞懂2.5D和3D封装必须先理解两个最核心的底层技术硅通孔TSV和硅中介层Silicon Interposer。它们是实现从2D平面互联走向2.5D/3D立体互联的物理基础就像建筑里的钢筋和预制楼板。2.1 硅通孔TSV芯片内部的垂直电梯TSV绝对是3D封装技术的灵魂。你可以把它想象成在芯片内部打通的、贯穿硅片的微型“电梯井”。传统的芯片电信号只能从表面的焊盘水平走到边缘再通过键合线引到封装基板路径长、寄生效应大。而TSV技术是在芯片制造完成后通过深反应离子刻蚀DRIE等工艺在硅片上打出直径只有几微米到几十微米的深孔然后在孔内沉积绝缘层、阻挡层和导电材料通常是铜形成垂直的电连接通道。这样一来芯片正面电路产生的信号可以通过TSV直接传到芯片背面与下方堆叠的芯片或封装基板连接。这个距离是垂直的可能只有几十到一百微米相比传统毫米级的水平走线延迟和功耗的降低是指数级的。更重要的是TSV的密度可以做得非常高单位面积内能提供成千上万个连接点这为实现超高带宽的内存访问如HBM奠定了基础。注意TSV的制造是后道工序需要在减薄后的晶圆上进行对工艺精度和可靠性要求极高。钻孔的深宽比、铜填充的均匀性、以及TSV带来的应力对芯片性能的影响都是工程上的巨大挑战。一个常见的“坑”是热应力问题铜和硅的热膨胀系数不同在芯片工作发热时TSV周围的硅可能会产生应力导致晶体管性能漂移甚至失效。成熟的工艺会在TSV周围设计“保持区”或采用应力缓冲材料。2.2 硅中介层Silicon Interposer芯片间的高速立交桥如果说TSV是“电梯”那么硅中介层就是“立交桥”。这是2.5D封装的标志性部件。它本身是一块没有晶体管电路的、纯粹的硅片上面利用成熟的半导体工艺制作出超精细的金属布线层线宽/线距可达亚微米级和大量的TSV。它的作用是什么呢在2.5D封装中多个芯片比如一个GPU和几个HBM内存芯片并排安装在这块硅中介层的上方。这些芯片通过微凸块Micro-bump与中介层顶部的布线连接。然后芯片之间的高速数据通信就不再需要经过封装基板上那相对粗糙的走线了而是通过中介层内部那堪比芯片级精度的布线网络进行“中转”最后再通过中介层底部的TSV和更大的焊球C4 Bump连接到下方的封装基板和PCB上。硅中介层的优势非常明显互连密度和带宽其布线密度比有机基板高2个数量级以上能轻松支持海量芯片间互连满足HBM等宽接口内存的极致带宽需求。信号完整性硅的介电常数低传输损耗小能保证高速信号的质量。热膨胀匹配中介层和上方芯片都是硅材料热膨胀系数一致减少了热循环带来的应力提升了可靠性。当然它的缺点也很直接成本高。使用一整片硅片作为无源中介层在材料上就是一种“奢侈”。因此行业也在探索采用玻璃中介层、有机中介层等低成本替代方案但在需要极致性能的场合硅中介层目前仍是首选。3. 2.5D封装主流方案CoWoS及其演进谈到2.5D封装有一个名字如雷贯耳那就是台积电的CoWoS。它几乎成了高性能计算领域2.5D封装的代名词。CoWoS是“Chip on Wafer on Substrate”的缩写非常形象地描述了其工艺过程先将芯片堆叠在晶圆中介层上再将这个整体堆叠在基板上。3.1 CoWoS技术流程与核心优势标准的CoWoS流程可以分解为几个关键步骤中介层制备在一张硅晶圆上制作多层精细布线并形成TSV。这张晶圆最终会被切割成多个中介层单元。芯片贴装将已知合格的GPU、CPU、HBM等芯片通过热压键合TCB等工艺利用微凸块倒装焊到中介层上。这一步精度要求极高需要对位准确且凸块共面性好。模封与测试用环氧树脂模塑料EMC将芯片和中介层封装成一个整体保护芯片并提供机械支撑然后进行中间测试。基板连接将封装好的“芯片-中介层”单元通过更大的焊球C4倒装焊到有机封装基板上。最终封装完成基板上的其他被动元件贴装进行最终测试和老化。CoWoS的核心优势正是硅中介层带来的红利。它让像英伟达的GPU这类对内存带宽渴求极高的芯片能够与多颗HBM内存芯片肩并肩地以超高带宽“交谈”。例如通过CoWoS-S硅中介层技术可以实现超过1TB/s的内存带宽这是传统封装无法企及的。此外它还能集成不同工艺节点制造的芯片如7nm的逻辑芯片和相对成熟的存储芯片实现异质集成优化系统成本和性能。3.2 CoWoS的家族演进应对不同场景的需求台积电的CoWoS并非一成不变它已经发展出一个家族针对不同需求进行优化CoWoS-S最经典、应用最广的版本使用硅中介层。追求极致互连密度和性能成本也最高。主要用于顶级GPU、AI加速器。CoWoS-R这里的“R”代表“RDL”重布线层。它用更高密度的RDL层替代了硅中介层和TSV。简单说它没有贯穿的TSV而是在一层硅或有机材料上制作非常精细的铜布线层芯片贴装在RDL层上信号通过RDL层水平布线后从边缘引出到基板。它的成本比CoWoS-S低适合对带宽要求稍低、但仍需高密度互连的应用。CoWoS-L “L”代表“Local Silicon Interconnect”局部硅互连。这是一个混合方案它同时使用了硅中介层和RDL层。在需要超高密度互连的核心区域如GPU连接HBM使用硅中介层而在其他互连需求较低的区域使用成本更低的RDL层。这种灵活架构旨在平衡性能和成本。从我接触的项目来看选择哪种CoWoS方案本质上是在性能、带宽、功耗、成本和封装尺寸之间做权衡。对于追求极限的客户CoWoS-S是唯一选择而对于一些高端网络芯片或FPGACoWoS-R或-L可能更具性价比。理解这些变体有助于在系统架构设计初期就做出正确的封装选型决策。4. 3D IC封装主流方案Foveros与更激进的堆叠如果说2.5D是“平层大宅”那么3D IC就是“高层公寓”。它将芯片垂直堆叠通过TSV进行直接通信实现了更极致的集成密度和更短的互连。英特尔推出的Foveros技术是3D封装的典型代表而台积电的SoIC也代表了前沿方向。4.1 Foveros有源芯片的面对面堆叠Foveros技术的精髓在于“有源中介层”。与CoWoS中使用的无源硅中介层不同Foveros的底层芯片本身就是一个具有完整计算功能的芯片比如一个低功耗计算核心它上面集成了高密度的TSV。然后上层的芯片可能是高性能计算核心、缓存或IO芯片通过微凸块直接堆叠在这个底层芯片的顶部并通过TSV与底层芯片以及下方的封装基板通信。这种架构带来了几个革命性的好处混合架构集成可以在底层使用成熟制程、高能效的芯片作为基础而在顶层使用先进制程、高性能的芯片。例如英特尔的Lakefield处理器就是将10nm的高性能核心和22FFL的低功耗核心通过Foveros技术3D堆叠在一起实现了极致的能效比。极致外形大幅缩小了芯片的占板面积对于手机、平板等空间受限的设备意义重大。内存近存计算可以将大容量的SRAM缓存或DRAM内存堆叠在计算核心正上方实现超低延迟的数据访问这对AI推理等场景性能提升巨大。Foveros的挑战同样来自堆叠本身。散热是首要难题上层的芯片产生的热量必须穿过下层芯片才能散出热密度极高。这就需要精密的散热设计和可能采用硅穿孔背面的散热方案。此外两颗有源芯片的测试、已知合格芯片KGD的筛选、以及堆叠后的整体测试策略都比2.5D封装更为复杂。4.2 SoIC与芯片堆叠的终极形态台积电的SoIC可以看作是更纯粹的3D芯片堆叠技术。它强调“无凸块”的键合即采用铜-铜混合键合或氧化物-氧化物键合技术将两颗芯片的金属层直接、永久地键合在一起。连接间距可以小到微米以下互连密度和能效比使用微凸块的方案又提升了一个量级。SoIC目前主要应用于超高性能计算领域比如将超大的SRAM缓存芯片直接堆叠在CPU或GPU之上或者将多个计算小芯片Chiplet以3D形式集成。它代表了未来芯片集成的一个方向像搭乐高一样将不同工艺、不同功能的芯片粒进行3D混合集成构建出前所未有的复杂系统。实操心得在评估是否采用3D封装时除了性能需求必须建立完整的热仿真和机械应力仿真模型。我们曾经在一个早期评估项目中忽略了堆叠芯片之间的热膨胀系数细微差异在可靠性测试温度循环中出现了键合界面开裂。后来通过引入更柔性的底层填充材料并优化键合结构才解决。3D封装的设计必须“热-力-电”协同考虑缺一不可。5. 应用场景与产品实例深度剖析了解了技术原理和主流方案我们来看看它们究竟用在了哪里以及是如何塑造产品竞争力的。2.5D和3D封装早已不是实验室里的概念而是已经广泛应用于商业产品中驱动着多个前沿领域的发展。5.1 高性能计算与人工智能算力的基石这是2.5D封装技术最早也是最重要的战场。标志性产品就是英伟达的GPU从几年前的V100到现在的H100、B200其彪悍性能的背后CoWoS封装功不可没。以H100为例它通过CoWoS-S技术将GPU核心与6颗HBM3内存芯片集成在一起。这6颗HBM芯片通过硅中介层与GPU进行超高速通信提供了高达3TB/s的显存带宽。如果没有2.5D封装提供的这种超高密度、超高带宽的互连能力GPU的计算单元将长期处于“饥饿”状态再强的算力也无法发挥。在AI训练和推理领域除了GPU一些专用的AI加速芯片如Google的TPU以及众多初创公司的产品也广泛采用2.5D封装来集成大容量、高带宽的片上存储或近存计算单元。3D封装如Foveros则开始在一些追求极致能效比的AI边缘推理芯片中出现通过将内存堆叠在计算核心上减少数据搬运功耗提升效率。5.2 高端处理器异构集成的艺术在CPU领域3D封装正在开启异构集成的新篇章。苹果的M系列芯片虽然未公开明确使用2.5D/3D封装但其统一内存架构UMA的实现离不开先进的封装技术将内存芯片与SoC紧密集成。而英特尔则是3D封装的积极推动者。其第12代、13代酷睿处理器中就采用了类似Foveros的3D封装技术英特尔称之为“3D Performance Hybrid Architecture”将P-Core性能核和E-Core能效核分别制造在不同的芯片上然后3D堆叠在一起。这允许英特尔为不同核心选择更优化的制程工艺并大幅缩短核间通信延迟。另一个例子是AMD的EPYC服务器处理器。其采用“小芯片”设计多个CCD核心计算芯片和IOD输入输出芯片通过2.5D的硅中介层技术AMD称之为Infinity Fabric互联。这虽然不是垂直堆叠但同样是利用先进封装实现的多芯片异构集成降低了大规模芯片的制造成本提高了良率。5.3 移动设备与物联网小型化与能效的追求在手机等移动设备中对空间和能效的追求永无止境。3D封装技术如PoP早已普及多年它将移动DRAM堆叠在应用处理器上方。而更先进的3D封装如Foveros则有望将电源管理芯片、射频芯片、甚至传感器与主处理器堆叠进一步节省主板空间为电池或更多功能腾出地方。对于一些物联网边缘设备可能需要将低功耗处理器、内存、闪存和特定的传感器接口集成在一个极小的封装内。3D系统级封装可以将这些不同工艺、不同材料的芯片垂直集成形成一个完整的微系统在满足功能的同时实现最小的体积和最佳的能效。6. 设计挑战与工程实践要点将芯片从平面摆放到立体堆叠绝非简单的物理叠加。它给芯片设计、封装设计、制造和测试都带来了全新的、复杂的挑战。在实际项目中任何一个环节考虑不周都可能导致项目延期甚至失败。6.1 系统级协同设计与仿真在2D时代芯片设计和封装设计相对独立。但在2.5D/3D时代必须进行系统级协同设计。芯片架构师在定义芯片功能分区时就要考虑哪些模块适合拆分到不同的芯片上这些芯片之间需要多大的互连带宽和密度。物理设计工程师则需要与封装工程师紧密合作共同规划TSV的位置、微凸块的布局、电源分配网络和地回路。仿真变得空前复杂。除了传统的芯片级信号完整性、电源完整性仿真现在必须进行系统级SI/PI仿真涵盖芯片、中介层、封装基板乃至PCB的整个路径。热仿真更是重中之重需要建立包含所有堆叠芯片、键合材料、散热结构的详细3D模型预测最坏情况下的结温。我们通常使用ANSYS Icepak、Cadence Celsius等工具进行多物理场耦合仿真迭代优化散热方案如加入硅穿孔、优化热界面材料厚度等。6.2 测试策略与成本控制测试是3D集成成本的大头。传统的做法是先对每颗芯片进行完整测试筛选出已知合格芯片再堆叠。但堆叠后产生的新的缺陷或性能问题如何检测这就引入了测试访问机制和内建自测试的概念。需要在芯片设计时就预留测试电路和通过TSV的测试路径以便在堆叠后仍能对内部芯片进行一定程度的测试和诊断。成本控制是另一个现实问题。2.5D的硅中介层和3D的TSV工艺都增加了额外的制造成本。因此在项目立项时就需要进行严格的成本-性能-功耗-面积分析。对于某些对成本极度敏感的应用可能需要退而求其次采用扇出型封装等更经济的先进封装方案。工程师需要明确先进封装带来的性能提升是否足以抵消其成本增加并为产品带来足够的市场竞争力。6.3 供应链与可靠性管理采用2.5D/3D封装意味着你的产品依赖于更复杂的供应链。你可能需要从不同晶圆厂采购不同功能的芯片然后送到封装厂进行集成。这增加了供应链管理的难度和风险。确保多来源芯片的质量一致性、接口标准的统一如UCIe等小芯片互连标准以及封装厂产能的保障都成为项目管理的关键。可靠性标准也更为严苛。堆叠结构要经历温度循环、机械冲击、湿度等严酷考验。键合界面的长期可靠性、不同材料间热失配导致的疲劳失效、TSV的电迁移问题等都需要通过大量的可靠性测试来验证。通常需要制定比工业标准更严格的内部测试流程并准备相应的冗余设计和容错机制。7. 未来趋势与个人思考站在当下这个节点回望2.5D和3D封装的发展并展望未来我有几个比较深的体会。技术演进从来不是线性的而是围绕市场需求和工程可行性的螺旋上升。首先小芯片与先进封装的结合将是绝对主流。随着单颗大芯片的设计和制造成本飙升将大芯片分解为多个功能单一、制程可选的小芯片再通过2.5D/3D封装集成已成为行业共识。这就需要建立开放的小芯片互连标准UCIe联盟的成立和壮大正是为了这个目标。未来我们可能会看到一个由不同厂商生产的、符合统一接口标准的小芯片组成的“芯片超市”系统厂商可以像搭积木一样采购并集成自己的产品。其次封装技术的界限正在模糊。CoWoS是2.5DFoveros是3D但台积电的CoWoS-L已经兼具两者特性。未来可能会出现更多“2.xD”或“3D”的混合型封装架构根据产品需求灵活组合使用硅中介层、RDL、局部硅互连和芯片堆叠。封装本身将成为一个高度定制化的平台。最后从工程师的角度看知识结构的跨界融合越来越重要。一个优秀的芯片设计师不能再只懂RTL和物理实现还必须了解封装工艺、热管理、信号完整性甚至供应链知识。同样封装工程师也需要理解芯片架构和电路特性。我个人在项目中最大的收获就是通过与封装团队、散热团队的密集碰撞解决了一个个跨领域的难题。这种系统级的视角和协作能力是在先进封装时代不可或缺的。技术最终服务于产品。无论是2.5D还是3D其价值不在于技术本身有多炫酷而在于它能否以合理的成本解决真实世界中的算力瓶颈、能效焦虑和空间限制。作为从业者我们需要深入理解这些工具的原理和边界才能在设计下一代产品时做出最明智的架构选择。