1. 项目概述与核心价值在嵌入式硬件开发领域尤其是基于德州仪器TISitara系列处理器的项目中最让人头疼的往往不是代码逻辑而是硬件接口的“最后一公里”问题。你精心设计的PCB板回来了程序也烧录了但I2C设备死活不应答SPI数据错位或者McASP音频输出全是杂音。很多时候问题根源并非软件bug而是硬件工程师和驱动工程师对处理器外设的电气与时序规范理解不够透彻导致设计裕量不足或配置参数有误。AMIC120作为一款集成度极高的工业级ARM Cortex-A9微处理器其丰富的外设接口如I2C、McASP、SPI、PRU-ICSS是连接传感器、音频编解码器、存储器和工业网络的关键。然而官方数千页的技术参考手册和数据手册常常让工程师们望而生畏特别是其中关于时序参数的表格和波形图看似冰冷的数据背后实则决定了系统能否稳定运行。本文旨在充当一座桥梁将AMIC120数据手册中那些关键的、关乎成败的时序参数“翻译”成工程师能直接用于设计和调试的实战指南。我们不会泛泛而谈协议原理而是直接切入I2C、McASP、SPI、QSPI和PRU-ICSS这几个最常用也最容易出问题的接口结合其电气数据与时序要求拆解每一个参数的实际意义并分享如何根据这些参数计算总线最大速率、配置驱动强度、设计匹配电路以及编写稳健的驱动程序。无论你是正在绘制AMIC120核心板原理图的硬件工程师还是正在为其编写BSP或驱动程序的软件工程师这篇文章都将为你提供从理论参数到工程实践的直接路径帮助你避开那些因时序问题而导致的隐性故障。2. 核心时序参数深度解析从数据手册到设计准则拿到一份处理器的数据手册翻到电气特性章节面对满屏的tsu建立时间、th保持时间、tw脉冲宽度等参数第一反应往往是困惑这些数字对我意味着什么本节我们将打破这种隔阂建立一套解读时序参数的通用方法论并以AMIC120为例进行实战演练。2.1 时序参数基础建立、保持与传播延迟所有数字接口通信的本质都是在时钟信号的指挥下在正确的时间窗口内采样或驱动数据线上的电平。三个最核心的时序概念构成了这个时间窗口的边界建立时间Setup Time,tsu在时钟有效边沿如上升沿或下降沿到来之前数据信号必须保持稳定的最短时间。这确保了时钟边沿到来时数据已经是一个确定的、可靠的值。例如I2C的tsu(SDAV-SCLH)要求数据SDA在时钟SCL上升沿之前至少稳定250ns标准模式。保持时间Hold Time,th在时钟有效边沿到来之后数据信号必须继续保持稳定的最短时间。这确保了时钟边沿之后数据有足够的时间被内部电路锁存。例如I2C的th(SCLL-SDAV)要求数据在时钟下降沿之后至少保持0ns最小要求。传播延迟Propagation Delay/输出延迟td从控制器内部时钟事件到其引脚上信号实际发生变化所需的时间。这包括了信号在芯片内部逻辑和输出缓冲器中的延迟。例如SPI主模式下的td(SPICLK-SIMO)表示从SPI时钟有效边沿到主出从入SIMO数据线发生变化的延迟时间最大值为4.5nsOPP100低负载。设计准则系统级的时序满足必须同时考虑控制器AMIC120和外围设备两方面的要求。你需要确保控制器的输出时序td 板级走线延迟 外围设备的建立时间要求tsu_req 时钟周期的一半或其他相关窗口控制器的保持时间输出th_out 外围设备的保持时间要求th_req不满足这些条件就会导致数据采样错误通信失败。2.2 AMIC120接口时序特点与OPP模式影响AMIC120处理器支持动态电压频率缩放OPP常见的有OPP100最高性能和OPP50平衡性能与功耗等模式。一个关键细节是时序参数会随OPP模式变化。例如McASP接口在OPP100下tsu(AFSRX-ACLKRX)帧同步信号建立时间最小为12.3ns而在OPP50下则放宽到15.5ns。这意味着如果你在OPP50模式下运行却按照OPP100的极限值去设计外部器件就可能因为建立时间不足而失败。实操心得在项目初期进行器件选型和时序预算时必须基于你计划稳定运行的OPP模式下的最差情况Worst-Case参数进行计算。保守的做法是使用OPP50的参数进行设计这样当系统需要提升性能切换到OPP100时时序裕量会更大系统更稳定。永远不要只盯着“典型值”或“最佳情况”做设计。2.3 负载电容与信号完整性时序表格中的“Timing Conditions”时序条件部分特别是输出负载电容C_load是工程师最容易忽略但至关重要的部分。例如SPI主模式下列出了LOW LOAD(5pF) 和HIGH LOAD(25pF) 两种条件对应的最大输出延迟td(SPICLK-SIMO)从4.5ns增加到了6.5ns。背后的原理处理器的输出引脚可以等效为一个驱动器和一个小电阻驱动一个负载电容C_load。这个电容包括PCB走线电容、接收器输入电容和任何外加的电容。根据RC充电公式电容越大信号上升/下降时间越长达到有效逻辑电平所需的时间就越久从而导致输出延迟td增加。如果负载电容超过数据手册规定的最大值实际延迟将超出规格可能破坏时序。设计检查清单计算或估算总线特别是SCLK、MOSI等高速信号上的总负载电容。确保其小于数据手册规定的C_load最大值。对于长走线或多设备并联的情况考虑使用串联电阻如22Ω到100Ω进行阻抗匹配减少振铃但需重新评估其对上升时间和电压水平的影响。3. I2C接口时序详解与设计实战I2C是一种简单、广泛使用的两线制串行总线但其开漏结构和依赖上拉电阻的特性使得时序设计尤为关键。AMIC120的I2C控制器支持标准模式100 kHz和快速模式400 kHz。3.1 标准模式 vs. 快速模式参数对比与选择表5-69和表5-70清晰地列出了两种模式下的关键差异。最直观的是时钟周期tc(SCL)标准模式最小10μs对应100kHz快速模式最小2.5μs对应400kHz。但选择模式不能只看频率需求必须通盘考虑参数标准模式 (100kHz)快速模式 (400kHz)设计影响总线电容Cb≤ 400 pF≤ 400 pF限制了总线可挂载的设备数量和走线长度。上升时间tr≤ 1000 ns≤ 300 ns快速模式对信号边沿速度要求更高需要更小的上拉电阻。建立时间tsu(SDAV-SCLH)≥ 250 ns≥ 100 ns软件或硬件必须保证数据在SCL上升沿前足够早准备好。保持时间th(SCLL-SDAV)0 ~ 3450 ns0 ~ 900 ns控制器释放SDA线后需要外部上拉电阻在限定时间内将电平拉高。关键设计步骤确定模式与速率根据从设备支持的最高速率和总线长度选择。长总线电容大宜用标准模式。计算上拉电阻这是I2C设计核心。公式考虑电源电压Vdd、低电平电压Vol通常0.4V、最大上升时间tr_max和总线电容Cb。Rp(min) (Vdd - Vol) / Iol其中Iol是AMIC120的I2C引脚最大下拉电流需查GPIO电气特性。Rp(max) tr_max / (0.8473 * Cb)对于快速模式tr_max300ns假设Cb200pF则Rp(max) ≈ 1.77kΩ。 通常选取一个介于Rp(min)和Rp(max)之间的值如3.3kΩ或4.7kΩ。快速模式下电阻值应更小如1kΩ-2.2kΩ以确保边沿速度。软件配置在驱动中正确配置I2C时钟分频器以产生符合目标模式的SCL周期。AMIC120的I2C模块时钟源通常来自系统时钟需要通过ICCLK和ICCH寄存器设置高、低电平时间确保满足tw(SCLH)和tw(SCLL)的脉冲宽度要求。3.2 关键波形点解析与故障排查结合图5-93和5-94理解几个易错点起始START和重复起始Repeated START条件tsu(SCLH-SDAL)和th(SDAL-SCLL)定义了SDA在SCL高电平时拉低并保持一段时间后SCL才拉低的过程。软件必须保证在操作SDA和SCL引脚时有正确的延时。数据有效性tsu(SDAV-SCLH)和th(SCLL-SDAV)定义了数据稳定的窗口。在从设备模式下AMIC120必须在这个窗口内采样SDA在主设备模式下它必须保证在这个窗口内驱动稳定的SDA。总线拉高tw(SDAH)定义了STOP和START之间SDA必须为高的时间。如果软件连续发起START而没有足够的空闲时间可能违反此规定导致从设备无法识别起始条件。常见问题与排查问题I2C通信间歇性失败或只能在很低频率下工作。排查用示波器测量SCL和SDA波形。检查上升时间是否过长波形圆润。如果tr接近或超过300ns快速模式说明上拉电阻过大或总线电容过大。测量tsu(SDAV-SCLH)。在SCL上升沿前SDA是否已稳定如果不稳定可能是主设备驱动太慢或从设备应答太慢。检查是否有设备在过度拉伸时钟SCL拉低。这会导致实际时钟周期变长。示波器上看SCL低电平时间是否远长于正常值。注意AMIC120的I2C模块内部可编程数字滤波器可用于抑制总线上的毛刺。但如果物理层时序问题如上拉过弱严重仅靠滤波器无法根治。4. McASP音频接口时序与配置精要McASP是专为多通道音频设计的串行端口支持I2S、TDM、DIT等多种协议。其时序复杂性高于I2C/SPI因为它涉及多个时钟域高频主时钟AHCLKX/R位时钟ACLKX/R帧同步AFSX/R和数据线AXR。4.1 时钟与帧同步时序关系McASP的时序核心是理清AHCLKX/R、ACLKX/R和AFSX/R之间的关系。根据表5-73和5-74tc(AHCLKRX)高频主时钟周期最小值20ns对应50MHz。这是内部采样率生成的基础。tc(ACLKRX)位时钟周期最小值20ns对应50MHz。它由AHCLK分频得到直接决定了音频数据的位速率。tsu(AFSRX-ACLKRX)帧同步信号在位时钟有效边沿之前的建立时间。例如在内部时钟模式下ACLKRX int该值最小为12.3nsOPP100。这意味着你配置的帧同步信号跳变沿必须领先于数据采样的位时钟边沿至少这个时间。配置实战假设我们需要配置一个标准的I2S从模式接收外部主设备提供位时钟BCLK和帧同步LRCLK。引脚配置将AXR引脚设置为输入ACLKR和AFSR引脚也设置为输入CLKRM0, PDIR.ACLKR0。时序验证我们需要确保外部主设备产生的信号满足AMIC120从模式的时序要求。查看表5-73中“ACLKR external in”一行tsu(AFSRX-ACLKRX): 最小4ns。th(ACLKRX-AFSRX): 最小1.6ns。tsu(AXR-ACLKRX): 最小4ns。th(ACLKRX-AXR): 最小1.6ns。计算与检查使用示波器测量外部主设备发出的LRCLK对应AFSR和BCLK对应ACLKR的边沿关系以及数据相对于BCLK的建立/保持时间。必须均大于上述最小值。通常质量良好的音频编解码器都能满足但在PCB布局时应尽量让这些信号线等长以减少skew偏斜。4.2 发送时序与时钟极性配置发送时序表5-74关注的是AMIC120作为主设备或发送器时输出信号之间的延迟td。例如td(ACLKX-AXR)表示从位时钟发送边沿到数据引脚输出有效的延迟最大为7.25ns内部时钟OPP100。时钟极性CLKXP/CLKRP的陷阱图5-95和图5-96的注释A和B是精髓。它说明了时钟极性如何影响发送和接收的采样边沿。(CLKXP0, CLKRP0)发送器在上升沿移出数据接收器在下降沿移入数据。这是许多音频编解码器的“标准”I2S模式。(CLKXP1, CLKRP1)发送器在下降沿移出数据接收器在上升沿移入数据。配置错误是无声的杀手如果你将AMIC120配置为(CLKXP0, CLKRP0)的主发送而外部编解码器期望在上升沿采样数据那么数据将会错位一个时钟周期导致音频完全失真或静音。务必与连接设备的数据手册严格对照时钟极性配置。实操心得在调试McASP时如果无声第一检查项就是时钟配置频率、极性、相位第二是DMA或中断传输设置第三才是用逻辑分析仪或示波器抓取ACLKX、AFSX和AXR的波形对照数据手册的时序图逐个验证建立时间、保持时间和延迟是否在规范内。AXR数据在AFSX边沿后的第一个ACLKX边沿是否是对应声道的最高位MSB这是判断数据对齐的关键。5. SPI/QSPI接口时序分析与高速设计要点SPI是高速全双工同步接口的典范AMIC120的McSPI模块功能强大支持主/从模式和多通道。QSPI则是专为连接Quad-SPI Flash设计的加速接口。5.1 McSPI主从模式时序差异与PCB布局影响对比表5-76从模式输入和表5-79主模式输入以及表5-77从模式输出和表5-80主模式输出可以发现一个显著特点主模式下的时序要求tsu,th更宽松而输出延迟td更小。这是因为主设备主动产生时钟对输入数据的采样窗口控制更精确。关键参数解读tc(SPICLK)主模式下最小可达20.8ns约48MHz从模式下最小为62.5ns约16MHz。这决定了SPI总线的最大理论速率。td(SPICLK-SOMI)/td(SPICLK-SIMO)这是从设备输出延迟和主设备输出延迟。系统总延迟 主设备输出延迟 PCB走线延迟 从设备输出延迟。这个总延迟必须小于半个时钟周期减去对方的建立时间要求否则数据采样就会出错。td(CS-SPICLK)和td(SPICLK-CS)这两个参数定义了片选信号CS相对于第一个和最后一个时钟边沿的位置。通过配置MCSPI_CH(i)CONF寄存器中的TCS字段可以调整这个延迟以适配不同从设备的需求。PCB布局的致命影响在高速SPI如48MHz下PCB走线不再是理想的导线。信号传播延迟约150ps/英寸、阻抗不连续导致的反射都会严重影响时序。等长布线SCLK、MOSI、MISO、CS信号组应尽可能等长以减少信号间的skew偏斜。过大的skew会侵蚀有效的数据建立/保持时间窗口。端接对于长距离或拓扑复杂的SPI总线可能需要考虑串联端接电阻靠近驱动端以抑制振铃保持信号干净。5.2 QSPI Flash启动的时序考量QSPI表5-81主要用于外接Quad SPI Flash实现快速启动XIP。其最大支持频率为48MHztc(QSPI_CLK)20.8ns。除了常规的建立/保持时间tsu(D-QSPI_CLK),th(QSPI_CLK-D)QSPI有两个特殊参td(CS-QSPI_CLK)/td(QSPI_CLK-QSPI_CSn)片选有效到第一个时钟沿以及最后一个时钟沿到片选无效的延迟。这个延迟可通过DD0寄存器编程M*P。这个参数至关重要许多QSPI Flash需要片选提前于时钟有效一段时间t_CSH或者在时钟结束后保持一段时间t_CSH。必须根据Flash数据手册的要求配置AMIC120的DD0寄存器来满足它。配置流程查阅目标QSPI Flash数据手册找到t_CSHCS high time、t_CSLCS low time以及t_CLQVClock low to output valid等参数。根据AMIC120的QSPI时钟频率P计算所需的M值。例如若要求CS在时钟前有效至少40ns时钟周期P20.8ns则M*P5 40得出M1.68取整为2。在初始化QSPI控制器时将计算出的M值写入DD0寄存器相应字段。用逻辑分析仪验证实际波形确保CS和CLK的时序关系符合Flash要求。警告不正确的DD0设置是导致QSPI Flash无法识别或数据读取错误的最常见原因之一。务必仔细核对双方数据手册的时序图。6. PRU-ICSS工业通信子系统时序精解PRU-ICSS是AMIC120的灵魂之一是可编程实时单元常用于实现EtherCAT、PROFINET、EtherNet/IP等工业以太网协议以及高速数字IO、编码器接口等。其时序要求直接决定了实时通信的可靠性和精度。6.1 直接IO与并行捕获模式用于高速数字量交换PRU的GPIOGPO/GPI在直接模式下表5-87 5-88其最小脉冲宽度tw(GPO)和tw(GPI)为2*P其中P是PRU-ICSS的OCP时钟L3_CLK周期。如果PRU运行在200MHzP5ns则最小脉冲宽度为10ns即理论最高输出频率可达50MHz。但要注意内部skewtsk(GPO)最大5ns这意味着多个GPIO引脚之间的输出变化可能存在最多5ns的偏差在设计同步输出多个信号的逻辑时要考虑这个余量。并行捕获模式表5-89图5-112/113常用于高速采集一组并行数据如传感器阵列。关键参数是tsu(DATAIN-CLOCKIN)建立时间最小4ns和th(CLOCKIN-DATAIN)保持时间最小0ns。这意味着外部设备提供的并行数据在捕获时钟CLOCKIN边沿到来前至少4ns必须稳定并在边沿后保持至少0ns。设计要点当使用PRU捕获外部ADC或FPGA的并行数据时必须确保外部器件的数据输出延迟满足PRU的建立/保持时间要求。通常需要调整外部器件的输出时钟相位或PRU的输入时钟相位如果支持来对齐这个窗口。6.2 EtherCAT (ECAT) 从站控制器时序工业实时性的基石PRU-ICSS集成EtherCAT从站控制器其时序要求表5-96至5-99极为严格是保障 EtherCAT 网络微秒级同步精度的基础。它主要通过LATCH_IN或SYNCx信号来同步分布式时钟和输入数据。EDIO_LATCH_IN外部同步脉冲输入。tsu(EDIO_DATA_IN-EDIO_LATCH_IN)要求数据在锁存沿前至少20ns有效。在EtherCAT网络中这个信号通常由上游设备或分布式时钟主站提供用于精确同步所有从站的输入数据采样时刻。EDC_SYNCx_OUT同步脉冲输出。AMIC120可以作为分布式时钟DC主站或从站通过此引脚输出同步脉冲给下游设备或本地的IO。EDIO_SOF帧起始信号。其脉冲宽度tw(EDIO_SOF)与IEP时钟周期P相关4P到5P。这用于标识一个EtherCAT帧周期的开始。调试经验信号完整性至上EtherCAT通信速率可达100MbpsEDIO_DATA_IN[7:0]是8位并行数据线必须作为一组严格的差分对或并行总线进行PCB布线保证等长减少skew。同步信号处理LATCH_IN和SYNCx信号是实时性的生命线。需要用示波器测量其抖动Jitter确保其稳定。过大的抖动会导致同步误差累积。时序验证在系统集成阶段使用高带宽示波器同时抓取EDIO_LATCH_IN和EDIO_DATA_IN的一条数据线验证建立时间和保持时间是否满足手册要求≥20ns。不满足则需要检查硬件连接或调整PRU-ICSS内部的相关延迟配置寄存器如果提供。6.3 ENDAT与Sigma Delta接口用于高端传感器PRU-ICSS还支持ENDAT海德汉绝对式编码器协议和Sigma Delta调制器接口常用于电流采样。ENDAT模式表5-93 5-94这是一种双向、半双工的同步串行协议。关键参数是tw(ENDATx_CLK)时钟脉冲宽度≥20ns和td(ENDATx_OUT-ENDATx_CLK)时钟下降沿到数据输出的延迟-10ns到10ns。负的延迟最小值意味着数据输出可能略微超前于时钟边沿这在协议中是允许的。设计时必须确保AMIC120产生的时钟和数据时序符合ENDAT编码器的要求。Sigma Delta模式表5-92常用于连接隔离式Sigma Delta调制器如ADS1202。tsu(SDx_D-SDx_CLK)建立时间≥10ns和th(SDx_CLK-SDx_D)保持时间≥5ns定义了数据相对于时钟的窗口。由于Sigma Delta数据流速率很高MHz级别必须保证PCB走线短且干净时钟和数据线最好等长并远离噪声源。核心建议使用PRU-ICSS实现这些专用接口时TI通常会提供经过验证的固件Firmware或示例程序。首要任务是确保硬件时序时钟频率、相位、数据建立/保持时间符合数据手册规范。在此基础上再加载和调试固件可以事半功倍。7. 系统级时序验证与调试实战指南理解了单个接口的时序参数后我们需要将其融入整个系统进行验证和调试。纸上谈兵终觉浅硬件问题最终要靠仪器说话。7.1 测量工具与方法论数字存储示波器DSO必备工具。需要至少100MHz带宽四通道以上具备高级触发功能如边沿、脉宽、建立/保持时间违规触发。逻辑分析仪对于多线并行总线如McASP的多根AXR PRU的GPIO组或长时间协议分析如I2C一帧数据逻辑分析仪比示波器更高效。探头与接地使用探头配套的接地弹簧针而不是长长的鳄鱼夹地线以减少接地环路引入的噪声。测量高速信号如SPI CLK 10MHz时务必注意探头带宽通常标称带宽的3-5倍于信号频率和输入电容典型值10-15pF过大的电容会负载信号改变其边沿。标准测量流程连接将探头地线就近接在AMIC120芯片的GND引脚或最近的去耦电容地端。信号线连接目标测试点。触发设置示波器在通信活动时触发例如在SPI的CS下降沿或I2C的START条件。测量放大波形使用示波器的自动测量功能或光标手动测量关键参数周期、频率、上升/下降时间、脉冲宽度、建立时间、保持时间。对比将测量值与AMIC120数据手册中对应工作模式OPP100/50、负载条件下的最差值Min/Max进行对比。7.2 典型时序问题案例与排查思路案例一SPI通信在24MHz正常升至48MHz时出现数据错误。排查测量SCLK波形。在48MHz下其上升/下降时间是否显著变长高/低电平是否饱满如果边沿变缓可能是负载电容过大或驱动器驱动能力不足。测量MOSI和MISO相对于SCLK的时序。使用示波器的建立/保持时间测量功能看是否违反规格例如tsu(SOMI-SPICLK)可能小于3ns。解决方案降低上拉电阻值如果使用、缩短走线、检查并减少并联的负载。如果问题在MISO从设备输出可能需要选择输出能力更强的从设备或降低时钟频率。案例二McASP与音频编解码器连接一个声道有噪声。排查检查时钟极性CLKXP/CLKRP和相位配置是否与编解码器完全一致。用示波器多通道同时捕获AFSXLRCLK、ACLKXBCLK和有问题声道的AXR数据。观察数据在LRCLK边沿变化后是否在正确的BCLK边沿被采样数据位是否对齐检查PCB布局有问题的声道数据线是否靠近噪声源如电源、电机驱动是否与其他高速信号平行走线过长导致串扰解决方案校正软件配置。对于硬件问题可尝试在数据线上串联一个小电阻如33Ω或增加一个对地的小电容如10pF来滤除高频噪声但需评估对信号边沿的影响。案例三PRU-ICSS读取并行编码器数据不稳定。排查测量CLOCKIN和数据线DATAIN[0]的时序。使用示波器验证tsu(DATAIN-CLOCKIN)是否大于4ns。观察多根数据线之间的skew。如果DATAIN[7:0]之间的偏差过大可能在某些时钟沿部分数据位还未稳定。测量tsk(GPI)虽然这是内部参数但外部输入skew也应控制。解决方案在PRU程序中可以在CLOCKIN有效边沿后插入几个NOP指令再读取数据相当于人为增加了保持时间。或者如果编码器允许调整其输出数据的时钟相位。7.3 设计阶段的时序预算Timing Budget避免后期调试痛苦的最佳方法是在设计前期就做好时序预算。以一个AMIC120作为SPI主设备连接一个Flash从设备为例定义约束SPI时钟频率 25MHz (周期T40ns)。从设备Flash要求数据建立时间tsu_flash 5ns数据保持时间th_flash 5ns。获取参数AMIC120 (主)td(SPICLK-SIMO)_max 4.5ns (OPP100, 低负载)th(SPICLK-SIMO)_min 0ns? (手册未直接给出主模式th通常认为输出保持时间很短可视为0或一个很小值需查更详细规格)。PCB走线延迟估算为t_pcb≈ 0.15 ns/cm * 走线长度(cm)。假设总长10cm则t_pcb≈ 1.5ns。从设备Flashtd_flash_max(时钟到输出延迟) 8ns。建立时间预算总路径延迟 td(SPICLK-SIMO)_maxt_pcbtd_flash_max 4.5 1.5 8 14ns。可用于满足从设备建立时间的时间 T/2 - 总路径延迟 20ns - 14ns 6ns。结论6ns tsu_flash(5ns)建立时间满足。保持时间预算这是一个更复杂的问题涉及主设备停止驱动后总线由于上拉电阻变为高电平的时间。需要确保在时钟边沿后th_flash时间内数据线上的值不会因主设备释放而过早改变。这通常需要检查主设备输出高阻态的延迟和上拉电阻的充电时间。简化检查如果主设备在时钟边沿后能继续保持输出值一段时间即使很短且PCB延迟为正通常保持时间容易满足。最坏情况是主设备立刻变为高阻总线靠上拉变高。计算RC充电时间R为上拉电阻C为总线电容到逻辑高电平所需时间这个时间应大于th_flash。通过这样的预算可以在画板之前就预判风险。如果预算紧张就需要降低时钟频率、缩短走线、选用更快的器件或调整驱动强度。