FPGA 配置方式远不止一种但很多初学者从入门到做项目从头到尾只用过 JTAG 下载或者只在 Vivado/Qt 里点过“Program Device”。一旦把工程烧到配置芯片里或者换成另一家的 FPGA很容易被 AS、PS、被动并行、从模式这些词绕晕。这篇文章就把 FPGA 的常见配置方式从头到尾梳理一遍包括不同方式的原理、接线、适用场景、注意事项以及实际工程中的选型思路。文章适合刚接触 FPGA 的读者也适合想系统整理配置知识的开发者。1. FPGA 配置方式到底是干什么的1.1 为什么 FPGA 每次上电都要重新“配置”FPGA 内部的核心逻辑是基于 SRAM 工艺实现的这和 CPU、单片机的 Flash 工艺不太一样。SRAM 的优点是读写速度快、工艺成熟、适合做高密度逻辑缺点是断电后数据全部丢失。所以 FPGA 每次上电之后芯片内部的配置存储器是空的必须由外部电路把比特流文件bitstream重新加载进去才能变成你设计的那个数字电路。这个“加载比特流”的过程就是 FPGA 的配置过程也叫下载、加载或初始化。通俗点说FPGA 就像一块白板每次通电都要把图纸重新画一遍而配置方式就是“图纸从哪来、怎么画进去”的通道。很多初学者会遇到一个经典问题用 JTAG 下载程序后板子能跑但是断电再上电程序就没了必须重新下载一次。原因就是 JTAG 只把比特流写进了 FPGA 内部的 SRAM没有写进外部配置芯片。如果你希望板子上电后自动加载程序就需要把比特流固化到 SPI Flash 这类非易失存储里并通过主动配置方式让 FPGA 自己读取。1.2 配置方式的核心差异在哪FPGA 的配置方式可以从两个维度去理解。第一个维度是配置数据从哪里来。JTAG 模式下数据来自电脑上的下载器主动配置模式下数据来自板上的 SPI Flash 或并行 Flash被动配置模式下数据来自外部处理器、单片机或者其他主控设备。第二个维度是谁来主导配置过程。如果 FPGA 自己产生配置时钟主动从外部存储读取数据这就是主动配置。如果外部设备提供时钟和命令FPGA 只是被动接收数据这就是被动配置。不同厂家的 FPGA 对这两种模式叫法不完全一样但底层思想是相通的。1.3 常见应用场景不同的配置方式在实际项目中各有分工。JTAG 模式主要用于调试阶段把编译生成的比特流临时下载到 FPGA 里验证逻辑功能是否正确速度快、操作简单。主动串行模式主要用于产品交付阶段把比特流固化到 SPI Flash 中让板卡上电后自动加载程序不需要依赖电脑。这也是绝大多数 FPGA 板卡量产时的配置方式。被动配置模式主要用于 FPGA 作为协处理器或者可重构加速器的场景例如 ARM FPGA 架构中ARM 处理器通过 SPI、EMC 或者 PCIe 接口把比特流写入 FPGA或者系统运行中需要动态加载不同功能的硬件模块通过处理器实现动态重配置。2. 先说工艺背景SRAM、Flash 与反熔丝2.1 SRAM 工艺 FPGAXilinx 和 Altera现为 Intel FPGA的主流器件例如 Artix-7、Kintex-7、Cyclone 10、Stratix 10基本都是 SRAM 工艺。这类 FPGA 逻辑资源丰富、性能强、可反复配置适合绝大多数开发和产品场景。缺点是每次上电都需要外部配置源板上必须有一颗配置芯片或者处理器配合。2.2 Flash 工艺 FPGAFlash 工艺 FPGA 的代表是 Microsemi现为 Microchip的 IGLOO、PolarFire 系列以及 Lattice 的部分器件。这类 FPGA 内部带有 Flash 存储单元配置数据存放在片内 Flash 中上电后自动加载不需要外部配置芯片。优点是上电即用、系统简化、单芯片方案更安全适合对可靠性、启动速度、防篡改要求较高的场景。缺点是容量和性能通常不如同代的 SRAM FPGA。2.3 反熔丝工艺 FPGA反熔丝 FPGA 属于一次性可编程器件配置数据写入后不能更改常用于航空航天、军工等对安全性和稳定性要求极高的领域。这类器件开发成本高、不可重配置普通工程师基本接触不到这里不做展开。3. 主流配置模式逐个拆解这一节是文章的核心按照 FPGA 行业最通用的分类方式来介绍。3.1 JTAG 配置模式JTAG 是 Joint Test Action Group 的缩写最初是为了板级测试设计的边界扫描标准后来成为 FPGA 最常用的调试下载方式。JTAG 接口通常有 4 根信号线TDI、TDO、TMS、TCK加上地线和参考电压一共 6 根或更多引脚。下载器通过 JTAG 接口把比特流写入 FPGA 内部的配置寄存器这个过程只影响 SRAM断电后丢失。实际操作时在 Vivado 里打开 Hardware Manager连接下载器后识别到器件右键 Program Device 选择 bit 文件点击下载。下载完成后板子立即运行新逻辑不需要重启非常适合迭代调试。JTAG 模式下比特流文件的后缀通常是.bit对应的存储格式是二进制位流下载器会按照 FPGA 厂商定义的协议逐位发送。# Vivado Tcl 控制台下的 JTAG 下载示例 open_hw_manager connect_hw_server open_hw_target set_property PROGRAM.FILE {./output/top.bit} [current_hw_device] program_hw_devices [current_hw_device]3.2 主动串行配置AS 模式主动串行简写 AS是 Active Serial 的缩写。FPGA 上电后自己产生配置时钟 CCLK主动从外部 SPI Flash 中读取配置数据完成加载。这种模式下配置芯片必须支持 SPI 接口常见型号有 Winbond W25Q64、W25Q128、Micron N25Q 等。Xilinx 官方推荐的配置芯片会列在器件选型手册里但实际项目中只要 SPI 时序兼容、容量足够很多通用 SPI NOR Flash 都可以使用。AS 模式的引脚主要包括CCLK配置时钟由 FPGA 驱动D0/MOSI数据输入FPGA 从 Flash 读取数据D1/MISO数据输出用于校验和状态反馈CS_B片选信号DONE配置完成指示在 Vivado 中把 bit 文件转换成可以在 Flash 中存储的格式常用的有两种.bin和.mcs。.bin是纯二进制文件直接按地址写入 Flash 即可.mcs是 Intel HEX 格式的文本文件每一行包含地址和数据编程器或者下载工具需要按行解析。# 将 bit 文件转换为 mcs 文件写入 SPI Flash write_cfgmem -force -format mcs -size 16 -interface SPIx4 \ -loadbit up 0x0 ./output/top.bit \ -file ./output/top.mcs转换完成后在 Hardware Manager 中选择 Add Configuration Memory Device选中板上的 Flash 型号加载 mcs 文件并烧写。烧写完成后板卡断电再上电FPGA 会自动从 Flash 加载配置。3.3 被动串行配置PS 模式被动串行简写 PS是 Passive Serial 的缩写。在这种模式下配置时钟不是由 FPGA 自己产生而是由外部主控设备提供。外部设备按照 FPGA 要求的时序把比特流一位一位或者一个字节一个字节地写入 FPGA。PS 模式的核心优势是灵活。外部可以是单片机、ARM 处理器、CPLD也可以是另一个 FPGA。系统复位后处理器读取存放在 SD 卡、eMMC、网络或者文件系统中的比特流文件通过 GPIO 模拟时序写入 FPGA。一个典型的 PS 写入流程如下// 伪代码示例ARM 通过 GPIO 模拟 PS 时序写入 FPGA void fpga_ps_load(uint8_t *bitstream, uint32_t length) { // 1. 拉高 PROG_B开始复位 FPGA 配置逻辑 set_pin(PROG_B, 1); // 2. 等待 INIT_B 变高表示 FPGA 准备好接收数据 while (!get_pin(INIT_B)); // 3. 循环写入比特流 for (uint32_t i 0; i length; i) { uint8_t byte bitstream[i]; for (int bit 7; bit 0; bit--) { set_pin(DIN, (byte bit) 0x01); set_pin(CCLK, 0); delay_ns(20); set_pin(CCLK, 1); delay_ns(20); } } // 4. 等待 DONE 变高 while (!get_pin(DONE)); }PS 模式常用于以下场景主控 CPU 在系统启动时动态加载 FPGA比如 Zynq 中 PS 端通过 DevC 接口配置 PL 端。系统有多套硬件逻辑根据不同任务切换加载不同的比特流。出于安全考虑比特流不存放在板上 Flash 中而是由主控从加密存储中读取后在内存中解密再写入 FPGA。3.4 被动并行配置PAS 模式被动并行配置即 Passive Parallel简称 PAS。它和 PS 模式类似外部主控提供时钟和控制信号但数据总线是并行的常见位宽有 8 位、16 位和 32 位。并行配置的优点是速度快适合配置数据量大的 FPGA。现在中高端 FPGA 的比特流动辄几十 MB如果只用串行配置配置时间可能达到几百毫秒甚至几秒。并行配置可以把时间压缩到几十毫秒。Xilinx 7 系列 FPGA 支持 SelectMAP 并行配置接口Altera 的 FPGA 则有 FPPFast Passive Parallel模式。这类接口在项目中使用时需要查阅对应器件的数据手册确认引脚映射和时序要求。3.5 从设备模式与动态重配置除了上电配置FPGA 还支持运行过程中的重配置。从设备模式下外部处理器可以通过特定接口重新写入比特流FPGA 的逻辑功能可以动态切换。这个特性在软件定义无线电、可重构计算、协议自适应处理等场景中非常有价值。需要注意的是动态重配置不等于部分重配置。部分重配置Partial Reconfiguration是 Xilinx 和 Intel 提供的高级功能允许只修改 FPGA 内部某一个区域的逻辑其他区域保持正常运行。这部分功能通常需要特定的器件型号、Vivado 授权和工程约束普通项目一般不会用到但作为进阶方向值得了解。4. 实战演示三种方式固化同一个流水灯工程为了把上面这些概念落到实处下面用一个简单的流水灯工程演示三种配置方式的完整流程。工程本身很简单重点是演示不同配置方式的操作差异。4.1 创建工程与编写代码假设你要做一块开发板FPGA 型号为 Xilinx Artix-7 XC7A35T板上有一颗 W25Q64 SPI Flash。新建 Vivado 工程添加一个 Verilog 文件top.v代码内容如下// 文件路径src/top.v module top( input wire clk_50m, input wire rst_n, output reg [3:0] led ); reg [31:0] cnt; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt 32d0; end else if (cnt 32d24_999_999) begin cnt 32d0; end else begin cnt cnt 32d1; end end always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin led 4b0001; end else if (cnt 32d24_999_999) begin led {led[2:0], led[3]}; end end endmodule这里生成了一个秒级的计数器每 0.5 秒移位一次 LED实现流水灯效果。在约束文件中定义引脚# 文件路径src/top.xdc set_property PACKAGE_PIN R4 [get_ports clk_50m] set_property IOSTANDARD LVCMOS33 [get_ports clk_50m] set_property PACKAGE_PIN U7 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] set_property PACKAGE_PIN G2 [get_ports led[0]] set_property PACKAGE_PIN H2 [get_ports led[1]] set_property PACKAGE_PIN J2 [get_ports led[2]] set_property PACKAGE_PIN K2 [get_ports led[3]] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]引脚编号需要对照具体开发板的原理图修改这里仅作示例。综合、实现、生成比特流之后进入下一步。4.2 方式一JTAG 临时下载在 Vivado 左侧 Flow Navigator 中点击 Hardware Manager连接下载器系统识别出 FPGA 器件。右键器件选择 Program Device加载top.bit。点击 Program 后下载器通过 JTAG 将比特流写入 FPGA 内部 SRAM流水灯开始运行。这个方式适合快速验证逻辑功能但断电后程序丢失。操作完成后你看到的只是“临时”效果这也是很多初学者误以为 FPGA 和单片机一样、结果断电后程序消失的原因。4.3 方式二AS 模式固化到 SPI Flash在 Tcl Console 中执行以下命令生成 Flash 配置文件write_cfgmem -force -format mcs -size 16 -interface SPIx4 \ -loadbit up 0x0 ./output/top.bit \ -file ./output/top.mcs参数说明-format mcs输出 mcs 格式文件-size 16指定 Flash 容量为 16 MB按实际芯片修改-interface SPIx4使用四线 SPI 接口如果 Flash 只支持标准 SPI改成SPIx1-loadbit up 0x0将比特流从 Flash 地址 0x0 开始写入转换完成后回到 Hardware Manager点击 Add Configuration Memory Device选择板上的 W25Q64加载top.mcs点击 OK 开始烧写。烧写完成后断开下载器给板卡重新上电。FPGA 上电后自动从 W25Q64 中读取配置流水灯直接运行不再依赖电脑和下载器。4.4 方式三ARM 处理器被动配置 FPGA如果把 FPGA 换成 Zynq 芯片或者在板卡上加一颗 ARM 处理器就可以实现被动配置。客户端代码示意如下通过 SPI 接口写入 SPI Flash// 示例代码基于 STM32H743 的 SPI 写 Flash 流程核心片段 void spi_flash_write(uint32_t addr, uint8_t *data, uint32_t len) { // 1. 拉低 CS发送写使能命令 0x06 cs_low(); spi_send_byte(0x06); cs_high(); // 2. 拉低 CS发送页编程命令 0x02 cs_low(); spi_send_byte(0x02); spi_send_byte((addr 16) 0xFF); spi_send_byte((addr 8) 0xFF); spi_send_byte(addr 0xFF); // 3. 发送数据 for (uint32_t i 0; i len; i) { spi_send_byte(data[i]); } // 4. 拉高 CS cs_high(); // 5. 等待 Flash 内部编程完成 while (spi_read_status() 0x01); }这种方式在生产中很常见板卡先由 ARM 处理器启动ARM 从 SD 卡或网络获取比特流文件通过 SPI 写入 Flash之后再触发 FPGA 重配置或者 ARM 直接通过 PS 模式把比特流写入 FPGA而不经 Flash。Zynq 平台还提供了更标准的配置方式通过 DevC 寄存器配置 PL 端或者通过 Linux 用户空间的 FPGA Manager 框架动态加载比特流。例如在 Linux 下可以用下面的命令加载 PLecho 0 /sys/class/fpga_manager/fpga0/flags cat top.bit /sys/class/fpga_manager/fpga0/firmware上面的top.bit需要转换成 Zynq 可识别的 binary 格式通常使用bootgen工具处理。由于涉及具体 BSP 和内核版本这里只给出思路示意实际项目需要结合自己的系统环境调整。5. 配置时序与关键信号说明5.1 上电配置的典型时序不管使用哪种配置方式FPGA 的配置过程通常都遵循下面几个阶段上电后FPGA 内部 PORPower-On Reset电路启动进行电压检测和初始化。FPGA 拉低 INIT_B 信号表示正在清空配置存储器。INIT_B 释放变高FPGA 根据模式引脚 M[2:0] 判断使用哪种配置方式开始等待配置数据。配置数据按指定格式写入后FPGA 进入启动阶段释放 DONE 信号。DONE 变高后FPGA 内部的 I/O 开始工作用户逻辑正常运行。如果配置过程中出现数据错误FPGA 会拉低 INIT_B 或 DONE 信号需要通过外部复位信号重新触发配置。5.2 模式引脚 M[2:0]Xilinx 7 系列 FPGA 通过 M[2:0] 三个引脚选择配置模式常见组合如下M[2:0]配置模式000主动串行AS001主动 SPI 模式Master SPI010被动并行SelectMAP100JTAG101被动串行PS不同型号的 FPGA 模式引脚编号不同详细映射需要查阅对应器件的数据手册。板上这些引脚通常通过拨码开关或者电阻上拉/下拉来设定。Altera/Intel FPGA 使用 MSEL 引脚但命名和配置组合不同使用时要区分厂家。6. 常见配置问题排查6.1 配置失败问题对照表问题现象常见原因解决思路JTAG 下载失败识别不到器件下载器驱动未安装 / JTAG 链上多器件 / 电平不匹配检查设备管理器驱动核对 JTAG 链路和电源上电后程序不运行DONE 一直为低Flash 中没有写入固件 / M[2:0] 模式设错 / Flash 型号不支持烧写固件检查模式引脚核对 Flash 型号程序能运行但偶尔上电加载失败Flash 时序不满足 / 电源上电太慢 / CCLK 频率过高调整配置时钟频率检查电源时序AS 模式烧写后程序与预期不符bit 文件地址偏移 / Flash 容量不够检查 mcs 文件加载地址和 Flash 型号处理器配置 FPGA 超时GPIO 时序不对 / 比特流格式不对 / DONE 未正确连接用示波器检查 CCLK/DIN/DONE 时序6.2 按顺序排查配置问题如果遇到配置失败可以按下面的顺序排查。先看电源。用万用表确认 FPGA 的所有电源轨电压正常包括 VCCINT、VCCAUX、VCCO 和各 bank 电压。再看模式引脚。确认 M[2:0]或 MSEL的电平组合与目标模式一致注意是否被拨码开关或者误接的飞线影响。再看配置时钟。主动模式下 CCLK 频率是否过高Flash 是否支持该 SPI 模式被动模式下外部主控的时钟时序是否满足 FPGA 要求。最后看比特流格式。不同模式可能需要不同格式的文件AS 模式可能需要 mcs/binPS 模式可能需要 bin 文件有些工具默认生成 bit 文件直接烧到 Flash 里是无法启动的。如果配置过程能显示错误或 CCLK 信号异常可以用示波器观察 CCLK、DIN、CS_B、DONE 的波形确认配置数据是否实际传输到达 FPGA。6.3 一个容易被忽略的问题Flash 的位宽7 系列 FPGA 的主动 SPI 配置支持 x1、x2、x4 模式。如果你的 Flash 支持 Quad SPI而配置文件使用 SPIx4 生成那么 Flash 必须工作在四线模式下才能加载。但如果板子上 Flash 的 WP#、HOLD# 引脚没有正确处理四线模式可能无法进入导致配置失败。解决方案有两种一是使用 SPIx1 模式重新生成配置文件二是检查 Flash 的 WP# 和 HOLD# 引脚是否接上拉电阻。7. 配置方式选型与工程建议7.1 不同场景下的选型建议应用场景推荐配置方式理由科研验证、调试阶段JTAG快速、方便、迭代效率高普通产品量产AS / Master SPI Flash上电自启动成本低可靠有主控 CPU 的异构系统PS / 被动配置灵活更新支持远程升级需要快速重配置的系统并行配置SelectMAP/FPP缩短配置时间对安全要求高的场景加密比特流 Flash 工艺 FPGA防止逆向和篡改7.2 工程建议第一bit 文件和 bin 文件要区分开。很多初学者把.bit文件直接烧进 Flash结果板子不启动。.bit是 Vivado 调试格式包含了 JTAG 下载必需的同步头和命令bin和mcs才是存储格式。使用write_cfgmem转换时要注意文件格式一栏选择正确。第二Flash 容量要预留余量。7 系列 Artix-7 35T 的配置数据大约在几 MB 量级如果你以后要把 MicroBlaze 软核程序、校准参数、版本信息都放进同一颗 Flash容量必须提前规划。建议至少选择 16 Mb 以上的 SPI Flash为后续升级留出空间。第三配置时钟不要盲目追求高频率。主动 SPI 模式下配置时钟过高可能导致 Flash 读取不稳定尤其是使用长排线或者飞线连接时。默认频率下启动失败的板子适当降低配置时钟往往能解决问题。第四注意上电时序。FPGA 的配置引脚如果在电源未稳定时被外部信号打扰可能导致配置逻辑进入错误状态。设计 PCB 时建议在配置引脚上加合适的上拉电阻并且不要在电源未稳时由主控提前操作配置引脚。第五升级功能要考虑回退机制。在线升级 FPGA 固件时建议不要直接擦除整个 Flash。可以先写入新固件到 Flash 的备份区域校验成功后再切换启动地址。这样即使写入失败旧的固件仍然可以启动避免板卡变砖。第六涉及生产环境配置变更时先在开发板上验证完整流程并备份原始 Flash 内容再在量产的板卡上批量操作。8. 总结与学习路线通过这篇文章你应该对 FPGA 的配置方式有了一个整体认识JTAG 适合调试AS 模式适合产品固化被动模式适合有主控 CPU 的灵活配置并行配置适合追求速度的场景。同时你也应该理解了 FPGA 为什么每次上电都要配置以及如何判断自己的板子适合哪种配置方案。如果这篇文章是你学习 FPGA 的一部分下一步可以继续了解以下几个方向阅读你所使用 FPGA 的数据手册中 Configuration 章节掌握具体的引脚和时序。实际在开发板上分别用 JTAG 和 AS 模式加载同一个工程对比两种操作的差异。尝试用单片机或者 ARM 处理器实现一次被动串行配置理解配置数据的具体格式。如果使用的是 Zynq 或者有硬核处理器的 FPGA学习通过 Linux 的 FPGA Manager 动态加载比特流。进一步研究部分重配置和加密比特流这些是 FPGA 安全与高性能应用的重要基础。最后提醒一句不要只在开发板上跑通 JTAG 就以为完成了任务真正的产品需要解决“上电后程序自动运行”的问题。动手把流水灯固化到 Flash 里再配合处理器做一次远程升级你就能在实践中真正掌握 FPGA 的配置方式了。