1. 从零跑通SPI通信一次针对FPGA的全流程实践SPI大概是数字接口里最平易近人的一个了四根线、全双工、速率高、从机实现简单几乎是每个FPGA工程师入门时的必修课。但坦白说在很多实际项目里SPI模块恰恰是出问题最多的地方——不是协议本身难而是多数人只看了时序图就上手写代码忽略了主从机之间潜在的时序约定和跨时钟域问题结果接口干等、数据错位、偶发乱码排查起来相当头疼。这篇文章不会只给你贴一段Verilog代码完事而是把我从零实现SPI主机的完整过程拆开讲清楚包括时序规划、状态机设计、跨时钟域处理、硬件片选和软件片选的取舍、以及调试阶段最容易踩的坑。内容兼顾新手和老手如果你是刚接触FPGA的开发者可以跟着完整复现一遍如果你已经在用IP核也可以从手写实现的角度重新审视一些设计细节。2. 把SPI协议里最反直觉的三个点先搞清楚很多教程上来就讲CPOL、CPHA但我发现真正让初学者卡住的往往不是这两个参数本身而是SPI协议里几个反直觉的设计逻辑。主从结构的悖论。SPI协议最大的特点是主设备发起一切从设备永远是被动响应。时钟由主机产生CS由主机拉低从机没有自己的时钟也没有主动发送数据的权力。这带来一个容易被忽略的推论从机必须在外部时钟到来之前准备好数据或者至少在时钟沿到来时能够快速输出。这就解释了为什么很多SPI从设备手册会强调数据在时钟沿之前稳定因为从机没有任何机制去延迟时钟。数据移位的方向是固定的。SPI协议里数据是MSB先行还是LSB先行完全由主从双方约定协议本身并不强制。很多FPGA新手写移位寄存器时默认左移、右移无所谓但在实际对接STM32、MCU或者专用传感器芯片时方向错了整个字节就反了而且比较坑的是这种错误在单字节通信时很容易被忽略。我建议从一开始就把移位方向、字节序写进设计文档代码里用参数明确声明。SPI没有应答机制。这是它和I2C最本质的区别。I2C有ACK/NACK主机能立刻知道从机是否正常响应SPI是全双工同时收发但协议层面没有任何收到没有的概念。也就是说即使从机根本没上电、CS引脚根本没连接主机的MISO读到的也只会是高阻或固定电平而主机本身无法区分从机没响应和从机传输了0xFF这两种情况。这一特性决定了SPI调试时必须借助示波器或逻辑分析仪而不是像I2C那样靠代码判断。这三个认知不建立起来后面写状态机、调时序都会觉得哪里都怪但说不清问题在哪。接下来我们进入实操先把时序规划这一步做扎实。3. 时序规划从时序图到可综合RTL的关键一步直接对着协议手册开写代码是新手最容易犯的错误。SPI时序看起来简单但真正落地成RTL必须先把时序图翻译成一个个状态和跳转条件。下面我用一个SPI Master为例把整个过程拆解开。3.1 核心参数的定义与换算假设我们要实现这样一个SPI主设备时钟极性CPOL0即空闲时SCLK为低电平相位CPHA1即数据在SCLK第二个边沿这里是上升沿被采样。四线制SCLK、MOSI、MISO、CS_N全双工支持8位或16位数据宽度。首先需要确定时钟分频。FPGA系统时钟如果是50MHz目标SCLK为10MHz那么分频系数就是5。SPI时序要求SCLK占空比不能离谱50MHz时钟分频出10MHz是5分频也就是高电平2.5个周期、低电平2.5个周期——这在FPGA里没法做到完全对称因为不可能产生半周期。所以实际采用的方式是用计数器产生2.5个周期低、2.5个周期高的波形一个SCLK周期对应5个系统时钟周期。如果分频系数是偶数则高低电平完全对称如果是奇数则允许相差一个系统周期绝大多数SPI从设备都完全能接受。更常见的做法是定义一个tick信号即SCLK翻转使能。只有当tick拉高时SCLK才翻转一次。这样做的好处是分频逻辑和状态机完全解耦后续调整SPI速率只需改分频参数不会动状态机逻辑。// 时钟分频生成sclk_tick reg [7:0] clk_cnt; wire sclk_tick; parameter DIV_CNT 5; // 50MHz - 10MHz, SCLK周期5个系统时钟 always (posedge clk or negedge rst_n) begin if (!rst_n) clk_cnt 0; else if (clk_cnt DIV_CNT - 1) clk_cnt 0; else clk_cnt clk_cnt 1b1; end assign sclk_tick (clk_cnt DIV_CNT - 1);3.2 状态机设计把时序图翻译成状态跳转SPI Master的核心状态机可以设计为5个状态IDLE、LOAD、TX_BIT、RX_BIT、DONE。但这里有个更实用的做法——把发送和接收位的过程合并成一个状态SHIFT在同一个时钟沿完成一次移位和采样。这样状态更少代码也更易读。为什么能合并因为SPI是全双工的主机在MOSI上发送数据的同一个沿从机的数据也已经在MISO上稳定。如果是CPHA1主机的发送沿和采样沿是同一个边沿理论上数据在边沿处稳定因为从机也是在这个沿更新输出的严格来说有Tco延迟。所以实际工程中主机通常会在下降沿发送数据、上升沿采样对于CPOL0, CPHA0或者反过来以保证数据有足够的建立时间。我设计的移位寄存器逻辑是// SPI Master 状态机骨架 localparam IDLE 3d0; localparam LOAD 3d1; localparam SHIFT 3d2; localparam DONE 3d3; reg [15:0] shift_reg; // 发送/接收移位寄存器 reg [4:0] bit_cnt; // 位计数器 reg sclk_r; // SCLK输出寄存 reg cs_n_r; // CS_N输出寄存 reg [15:0] rx_data_reg; // 接收数据寄存器 always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; sclk_r 1b0; cs_n_r 1b1; bit_cnt 0; end else if (!sclk_tick) begin // 非翻转时刻状态保持不变 end else begin case (state) IDLE: begin cs_n_r 1b1; if (start) begin shift_reg tx_data; bit_cnt 0; cs_n_r 1b0; // 拉低片选总线开始 state SHIFT; end end SHIFT: begin sclk_r ~sclk_samp; // 根据CPOL/CPHA切换时钟相位 // 在采样沿采集MISO数据在发送沿更新MOSI if (sclk_phase 1b1) begin shift_reg {shift_reg[14:0], miso}; // 采样 end else begin // 移位输出到MOSI mosi_r shift_reg[15]; end if (bit_cnt DATA_WIDTH - 1) state DONE; else bit_cnt bit_cnt 1b1; end DONE: begin cs_n_r 1b1; // 释放片选 rx_data_reg shift_reg; // 锁存接收数据 state IDLE; end endcase end end注意这里的sclk_phase信号——它实际上是由CPOL和CPHA以及当前bit_cnt奇偶共同决定的。由于我们用一个tick驱动一次SCLK翻转SCLK的高低电平各占若干个系统周期所以采样沿和发送沿需要提前规划好在tick到来时检查当前SCLK电平如果是低电平则下一个动作是发送如果是高电平则下一个动作是采样这是CPHA0的情况。代码中需要用组合逻辑提前算好当前状态对应的sclk_phase否则会出现时序竞争。3.3 时序规划的常见错误我在实际测试中遇到过这样的情况状态机里拉低CS_N后立刻开始翻转SCLK并发送数据。从机的CS_N有效到第一个采样沿之间通常需要几十纳秒的建立时间尤其是从机内部有控制逻辑需要时间初始化。手册上一般会给出t_su(CS)或者t_lead参数如果主机不满足第一次通信大概率就是随机失败。解决方案很简单在LOAD状态插入一个SCLK周期的延时即CS_N拉低后等待一个完整SCLK周期再开始移位。这个延时以系统时钟为单位可以通过参数配置。我当时在调试一块SPI接口的ADC芯片时就是因为这个t_lead没满足导致每次上电后第一次采样总是不对加了延时后问题立即消失。4. SPI时序的FPGA实现细节避开黑盒陷阱4.1 用系统时钟采样MISO的跨时钟域处理SPI主机的时钟由我们自己产生所以看起来不存在跨时钟域问题。但有一个特殊情况当SPI作为从机时外部时钟由主机控制这时MISO数据进入FPGA内部属于典型的跨时钟域信号。即使作为主机如果从机的MISO输出有较大的Tco延迟或者MISO上存在毛刺也需要打两拍消除亚稳态。作为主设备时我在工程里实际使用的做法是在采样SCLK沿到达之前提前大约1/4 SCLK周期对MISO打两拍。这个1/4周期的时间窗口可以覆盖绝大多数SPI从设备的Tco延迟同时留出足够的建立时间给FPGA内部逻辑。// MISO双级寄存消除亚稳态 reg miso_r0, miso_r1; always (posedge clk or negedge rst_n) begin if (!rst_n) begin miso_r0 1b0; miso_r1 1b0; end else if (sample_en) begin miso_r0 miso; // 异步输入打第一拍 miso_r1 miso_r0; // 打第二拍此时miso_r1为稳定值 end endsample_en是采样使能信号建议在SCLK上升沿前的1/4周期产生具体做法是一个计数器设定提前量。如果直接用SCLK上升沿触发采样MISO可能还在变化中读到的数据不保险。这个小细节在高速SPI20MHz以上下尤其重要。4.2 时钟极性相位组合的完整枚举CPOL和CPHA的组合一共有四种代码设计时最好用一个参数统一控制而不是每种组合写一个分支。我的实现方式是定义两个参数CPOL和CPHA然后根据它们决定SCLK空闲电平和数据采样沿、发送沿。CPOLCPHASCLK空闲电平采样沿发送沿00低上升沿下降沿01低下降沿上升沿10高下降沿上升沿11高上升沿下降沿在RTL设计里采样沿和发送沿可以简单表示为采样沿 (sclk_r CPOL) ? 上升沿 : 下降沿。这里不展开全部代码核心思路是用CPOL确定空闲电平用CPHA决定第一个边沿是采样还是发送。只要这个逻辑设计正确一套代码就能兼容所有SPI从设备。4.3 时钟分频的边界条件之前提到奇数分频会产生不对称占空比这在实际中影响不大但有一种边界情况必须检查如果DIV_CNT设得太小比如等于1那么SCLK就等于系统时钟sclk_tick每个周期都为高状态机其实已经没有非翻转时刻了SCLK会在每个系统时钟周期翻转完全变成系统时钟输出。这种情况下所有时序余量都会消失从机几乎没有响应时间。我曾经在一个调试中遇到过类似问题为了追求速率把SPI时钟配到和系统时钟一样的频率结果从机完全无法通信。后来查看手册从机最大SPI时钟是20MHz系统时钟是50MHz分频系数取3已经足够快完全没必要冒险。我的建议是SPI时钟频率不要超过系统时钟的1/4否则时序会很紧张而且万一FPGA布局布线之后路径时序不过排查起来非常麻烦。5. 硬件片选与软件片选FPGA场景下怎么选关于从片选的相关知识大部分教程只讲CS_N拉低选中拉高释放就结束了但在FPGA项目里片选方案的选择直接影响到多设备管理、时序依赖和引脚占用值得单独拿出来聊。5.1 软件片选一位IO控制的灵活性软件片选就是用普通的GPIO输出一个低电平来选中从设备。本质上是用逻辑控制电平不用额外的片选管理模块。这种方案在FPGA里非常常见尤其是当FPGA作为主设备、只控制少数几个SPI从机时。优点是灵活可以在任意时刻拉低或拉高CS不需要等待状态机完成整个传输过程某些特定时序比如需要中途拉高CS再拉低来复位从机只有软件片选能做得到。缺点是CS操作依赖软件时序如果由嵌入式处理器通过寄存器控制GPIO拉低到第一个时钟沿之间的延时由软件执行时间决定不确定性较大。在FPGA内部实现时软件片选通常由状态机管理实际效果和硬件片选差别不大。从我的实战经验来看如果SPI主逻辑在FPGA内部状态机中软件片选是完全够用的。很多开源IP核比如OpenCores上的Simple SPI Master就是用软件片选方式也就是在启动传输时拉低CS传输结束后拉高。5.2 硬件片选自动管理与多从机扩展硬件片选则是指FPGA根据地址译码自动产生片选信号通常用于多个从机挂在同一条SPI总线上的场景。例如FPGA同时连接Flash、ADC、DAC三个从机每个从机有独立的CS引脚主机在发起通信时通过地址译码自动拉低目标设备的CS其他设备CS保持高电平。硬件片选的优势是响应速度快、时序稳定、不需要软件逐个控制GPIO。劣势是实现复杂度高需要额外的译码逻辑和片选仲裁防止两个从机同时被选中。在多设备共享SPI总线时片选信号之间的切换间隙还需要插入空闲周期防止总线冲突。5.3 FPGA项目中的选择建议结合FPGA的实际工程场景我给出的建议是分情况处理如果SPI主逻辑完全在FPGA内部从设备只有一两个用软件片选逻辑简单、调试方便。如果需要连接多个从机、且从机分布在不同的PCB板上用硬件片选通过地址译码管理。如果SPI主逻辑由FPGA内部软核处理器控制比如MicroBlaze、Nios II建议用硬件片选因为CPU无法精确控制GPIO的时序细节。需要特别提醒的是在FPGA中任何片选信号在拉低/拉高瞬间都要防止毛刺。片选信号建议用寄存器输出不要用组合逻辑直接生成。如果CS上有毛刺从机可能会误判一次通信的开始或结束导致状态错乱而且这种问题非常难排查。6. 手写SPI Master还是调用IP核成本与收益分析很多FPGA开发者在实现SPI时面临一个选择是自己写RTL还是直接用厂商提供的IP核这个问题没有标准答案但我可以给出自己多次实践后的权衡。6.1 手写SPI的优势与代价手写SPI最大的好处是完全可控。你可以精确控制每一个时钟沿、每一个状态跳转可以随时插入调试逻辑代码量不大大约100多行Verilog就可以实现一个支持任意位宽、任意CPOL/CPHA的SPI Master。同时手写SPI不需要额外支付IP核授权费用虽然Xilinx和Intel的SPI IP通常是免费的也不需要学习IP核的配置界面和引脚约束方式。但手写SPI也有明显的代价验证周期长。你不仅要验证功能逻辑还要做时序仿真、上板实测遇到问题需要自己排查。如果项目周期紧这个开发成本其实不低。6.2 IP核的成熟度与局限性厂商IP核如Xilinx AXI Quad SPI、Intel SPI Core经过大量验证代码质量和时序稳定性有保障。使用IP核还能提供统一的寄存器接口方便软核处理器访问。但IP核也存在几个问题接口复杂AXI Quad SPI核支持FIFO、中断、多从机选择但如果你想做的是一个极简SPI从机这些功能反而成了累赘。时序约束要求高IP核通常需要设置输入延迟、输出延迟约束配置不当反而跑不出正确时序。灵活性受限某些特殊时序要求比如CS中间拉高的操作IP核可能不支持需要额外逻辑辅助。我个人的经验是如果SPI只是整个系统的一个小模块且数据量不大手写代码更轻量如果SPI涉及高速、大批量数据传输比如读取外部Flash、配置高速ADC且项目已经有成熟的IP核集成流程用IP核更稳妥。6.3 混合方案手写从机IP核主机还有一种混合方案值得推荐主机用IP核因为主机的时序生成、FIFO管理比较复杂从机自己写RTL因为从机逻辑简单而且从机的职责是响应外部时钟IP核在这方面的灵活性通常不如手写代码。我上次调试一块SPI从机功能的FPGA板卡时就采用了这种方案主机端用STM32的硬件SPI外设FPGA内手写从机逻辑一次调通效率很高。下面这张表总结了三种方案的适用场景方案适用场景开发成本灵活性稳定性手写Master数据量小、时序定制需求高、教学演示中高中IP核Master数据量大、集成度要求高、有软核处理器低中高手写Slave需要精确控制响应时序、对接特殊从设备中高中7. 实测中的调试与排错我的SPI通信经验总结最后分享一些在FPGA上调试SPI通信时遇到的典型问题和解决思路。这些内容不属于任何教科书完全是实战中踩出来的坑。7.1 用逻辑分析仪而不是示波器SPI调试最佳工具不是示波器而是逻辑分析仪。原因是SPI是数字协议有四根线需要同时观察示波器通道不够而且逻辑分析仪可以解码出数据内容直接看到主机发送的每一个字节。我在调试SPI时习惯把CS_N、SCLK、MOSI、MISO四根线全部接到逻辑分析仪上触发条件设置为CS_N下降沿一下就能抓到完整的一次通信波形。如果没有逻辑分析仪也可以用FPGA片内逻辑分析仪ILA把SPI信号引到ILA探针上通过JTAG读取数据。这种方法不需要额外硬件但不能实时观察外部物理信号只能看到FPGA引脚处的逻辑电平。7.2 常见的SPI通信故障排查表以下是我在调试中遇到的故障频率从高到低的排序现象可能原因排查方法第一次通信失败之后正常CS拉低到第一个时钟沿时间不足增加LOAD状态延时数据偶尔错位一帧错半个字节采样沿采样到了数据跳变沿调整采样提前量使用打拍消除亚稳态全0或全1从机未选中、MISO线上拉/下拉不正确检查从机供电、CS极性、外部上下拉电阻高位和低位数据互换移位方向错误检查字节序约定配置MSB/LSB参数CLK一直为高或低CPOL配置错误检查通信双方CPOL是否一致正常数据中夹杂毛刺CS或SCLK信号质量差、PCB走线过长降低SPI速率、增加信号滤波、检查PCB布线7.3 看似正常实则有问题的情况有一种最隐蔽的问题通信看起来完全正常数据也都对但频率一旦提高就开始偶发错误。这种问题通常是PCB信号完整性导致的和FPGA代码无关。SPI速率超过10MHz以后走线阻抗、过孔数量、连接器质量都会影响信号边沿尤其是FPC排线或者是杜邦线连接时信号反射非常严重经常导致从机采样到错误的电平。遇到这种问题我的建议是先降速验证功能再从硬件上优化。如果项目必须高速SPI可以考虑缩短走线长度、增加串联终端电阻通常22~33Ω、确保地线完整、尽量不要通过排线连接高速SPI信号。写在最后的一个实用技巧关于SPI的FPGA实现我在多次项目里用过不同的方案但有一个心得非常想分享给正在学习的读者无论你用的是手写RTL还是IP核永远要把时序图打印出来放在手边对着代码逐步检查。很多问题其实不是代码逻辑错误而是某个边沿的建立时间不满足从机的要求。这个检查习惯帮我省下了至少一周的调试时间。另外如果是自己做实验强烈建议先拿一块带SPI接口的Flash芯片作为从机来验证主机逻辑因为Flash芯片的资料最齐全时序参数明确而且即使通信异常也不会损坏硬件。等你把Flash读写调通了再去对接其他从设备成功率会高很多。