在通信系统和存储系统中数据在传输或存储过程中不可避免地会受到噪声干扰导致比特错误。面对这种挑战仅仅依靠简单的奇偶校验往往力不从心。你是否遇到过在调试无线模块或设计Flash控制器时发现零星但持续的误码导致系统稳定性下降本文将深入探讨一种强大的纠错编码技术——BCH码并提供一个从原理到FPGA实现的完整设计流程。无论你是通信领域的新手还是希望将可靠纠错能力集成到芯片中的开发者都能通过本文掌握BCH编译码的核心设计方法获得可直接复用的Verilog代码与仿真验证方案。1. BCH码核心概念与应用背景BCH码Bose–Chaudhuri–Hocquenghem Code是一种强大的循环纠错码属于线性分组码的范畴。它由 Bose、Ray-Chaudhuri 和 Hocquenghem 分别独立发现故以其姓氏首字母命名。BCH码的核心价值在于它能够在给定的码长和校验位数量下纠正多个随机错误并且其构造方法具有系统性和代数结构清晰的特点非常适合于硬件实现。1.1 解决的问题与优势在数字通信和存储中信道噪声如高斯白噪声、突发干扰或存储介质缺陷如NAND Flash的电荷泄漏会导致接收端或读取端的数据与发送端/写入端的数据不一致。简单的检错码如CRC只能发现错误无法纠正需要重传这在实时系统或存储系统中会引入延迟或不可靠性。BCH码的优势在于强大的纠错能力可以灵活设计纠正t个比特错误t为纠错能力。参数可配置通过选择本原多项式和设计距离可以灵活地在编码效率冗余度和纠错能力之间取得平衡。适合硬件实现其编码和译码过程可以通过线性反馈移位寄存器LFSR和有限域运算高效实现非常适合用FPGA或ASIC进行硬件加速。1.2 关键参数与术语理解BCH码需要掌握以下几个关键参数它们共同定义了一个具体的BCH码(n, k, t)码长n编码后码字的总比特数。信息位k原始待编码的信息比特数。校验位r n - k附加的冗余校验比特数用于检错和纠错。纠错能力t该BCH码最多能够纠正的随机错误比特数。t和r满足近似关系r ≈ m*t其中m是本原多项式的次数。本原多项式Primitive Polynomial定义编译码运算所基于的有限域GF(2^m)的多项式。例如p(x) x^4 x 1是GF(2^4)的一个常用本原多项式。生成多项式g(x)BCH码的核心由t个最小多项式的最小公倍式构成。编码过程即是信息多项式m(x)与g(x)的运算。1.3 常见应用场景BCH码广泛应用于对可靠性要求高的领域无线通信Wi-Fi802.11标准、卫星通信、深空通信中作为物理层或链路层的纠错码。数据存储NAND Flash存储控制器SSD、eMMC、UFS中用于纠正Flash单元因擦写次数增加而产生的位错误。光纤通信在高速光传输系统中提高系统的抗噪声性能。数字广播DVB-T/S/C等数字电视广播标准。2. BCH编译码原理与算法拆解BCH码的编译码过程建立在有限域GF(2^m)的代数结构之上。下面我们拆解其核心步骤。2.1 编码原理系统码形式BCH编码的目标是将k位信息位u转换成长度为n的码字c其中包含原始的k位信息和r位校验位。通常采用系统码形式即码字的前k位是原始信息位后r位是计算得到的校验位。编码步骤将信息比特向量表示为信息多项式m(x) u_{k-1}x^{k-1} u_{k-2}x^{k-2} ... u_1x u_0。将m(x)乘以x^r即左移r位得到x^r * m(x)。计算校验多项式r(x) (x^r * m(x)) mod g(x)。其中mod g(x)表示除以生成多项式g(x)后的余式。最终码字多项式为c(x) x^r * m(x) - r(x)。在GF(2)上减法等同于加法所以c(x) x^r * m(x) r(x)。对应的码字c即为c(x)的系数向量其高k位是信息位低r位是校验位。硬件实现核心求余运算mod g(x)可以通过一个线性反馈移位寄存器LFSR来实现其抽头系数由g(x)的系数决定。这是编码器硬件效率高的原因。2.2 译码原理PGZ算法与钱搜索BCH译码比编码复杂得多其目标是找出接收向量r中的错误位置并纠正。经典译码算法PGZ算法主要包含以下四步第1步计算伴随式Syndrome接收端收到向量r可能包含错误e即r c e。计算2t个伴随式分量S_jj1, 3, 5, ..., 2t-1对于二进制BCH码通常计算奇数项即可。S_j r(α^j) c(α^j) e(α^j) e(α^j)。其中α是GF(2^m)的本原元。 如果所有S_j都为0则认为无错误否则存在错误。第2步求解错误位置多项式Error Locator Polynomial利用伴随式S_j构建一个线性方程组求解错误位置多项式σ(x)的系数。σ(x)的根α^{-i}的倒数α^i指示了错误发生的位置i。σ(x) 1 σ_1*x σ_2*x^2 ... σ_v*x^v其中v是实际错误数v ≤ t。 求解σ_i可以使用彼得森-戈伦斯坦-齐勒PGZ算法或更高效的伯利坎普-梅西BM迭代算法。BM算法是硬件实现的首选因为它是一种迭代算法无需矩阵求逆。第3步寻找错误位置钱搜索 - Chien Search得到σ(x)后需要找到其根。钱搜索是一种高效的硬件查找方法将GF(2^m)的所有非零元素α^ii 0 to n-1依次代入σ(x)计算。如果σ(α^i) 0则说明位置i对应α^{-i}是根发生了错误。σ(α^i) 1 σ_1*(α^i) σ_2*(α^{2i}) ... σ_v*(α^{vi})。硬件上可以通过一组并行的常数乘法器和累加器高效实现。第4步纠正错误Forney算法 / 二进制简单取反对于二进制BCH码错误值只能是1比特翻转。因此一旦确定了错误位置纠错动作非常简单将接收向量r在该位置上的比特取反0变11变0即可。 对于非二进制BCH码如RS码则需要使用Forney算法计算错误值。3. 设计环境与规格定义在开始硬件设计前必须明确设计目标和环境。3.1 目标规格示例我们以一个中等复杂度的BCH码为例进行设计参数选择在FPGA资源消耗和纠错能力之间取得平衡有限域GF(2^5)即m 5。本原多项式p(x) x^5 x^2 1二进制表示为100101。纠错能力t 3可纠正最多3个随机比特错误。码长对于本原BCH码最大码长n_max 2^m - 1 31。我们取n 31。信息位k n - m*t 31 - 5*3 16。这是一个近似实际k可能略小需根据生成多项式确定。假设本例k16。生成多项式g(x) LCM(m_1(x), m_3(x), m_5(x))其中m_i(x)是α^i的最小多项式。通过计算可使用Matlab或Python的comm库我们得到一个具体的g(x)其次数r n - k 15。假设计算得到g(x) x^15 x^11 x^10 x^9 x^8 x^7 x^5 x^3 x^2 x 1。设计工具Vivado / Quartus II硬件描述语言Verilog HDL验证方法使用Verilog testbench进行仿真注入随机错误。3.2 有限域运算模块GF(2^5) Arithmetic这是所有BCH编译码运算的基础需要单独设计。主要包括加法在GF(2^m)中加法是模2加即按位异或XOR。乘法两个域元素相乘后模本原多项式p(x)。可以设计查找表LUT或组合逻辑电路实现。常数乘法特别是乘以α^i在钱搜索和伴随式计算中频繁使用可以优化为固定的布线逻辑。4. BCH编码器硬件设计与实现编码器的核心是一个基于生成多项式g(x)的LFSR。4.1 系统码编码器结构我们采用一种常见的串行编码结构。在k个时钟周期内信息位依次输入同时参与LFSR的反馈计算在接下来的r个时钟周期内停止输入并将LFSR中的寄存器值即余数r(x)依次输出作为校验位。生成多项式g(x) x^15 g_14*x^14 ... g_1*x 1。其中g_i ∈ {0, 1}由之前假设的多项式决定。g_15总是1。4.2 Verilog代码实现// 文件bch_encoder.v module bch_encoder #( parameter K 16, // 信息位宽 parameter R 15 // 校验位宽也是生成多项式次数 )( input wire clk, input wire rst_n, input wire start, // 编码开始信号高电平有效 input wire [K-1:0] data_in, // 并行输入的信息位 output reg coded_valid, // 码字输出有效信号 output reg [KR-1:0] coded_out // 系统码字输出 {信息位, 校验位} ); // 生成多项式系数g(x) x^15 x^11 x^10 x^9 x^8 x^7 x^5 x^3 x^2 x 1 // 对应系数向量1_0001_1101_1011_1 (二进制)高位在左 localparam [R:0] GEN_POLY 16b1_0001_1101_1011_1; // 注意长度是R1 reg [R-1:0] lfsr; // LFSR寄存器存储余数 reg [5:0] count; // 计数器计数0到KR-1 reg [K-1:0] data_buffer; always (posedge clk or negedge rst_n) begin if (!rst_n) begin lfsr {R{1b0}}; count 6d0; coded_valid 1b0; coded_out {(KR){1b0}}; data_buffer {K{1b0}}; end else begin if (start) begin // 初始化阶段 lfsr {R{1b0}}; data_buffer data_in; count 6d0; coded_valid 1b0; end else if (count KR) begin count count 1; if (count K) begin // 前K个周期输入信息位更新LFSR // 串行输入的信息位是 data_buffer[K-1-count] // LFSR的反馈值 fb 输入位 ^ lfsr最高位 // 然后LFSR整体左移一位低位根据GEN_POLY进行反馈 // 简化实现并行计算下一个LFSR状态 // 这是一个根据GEN_POLY推导出的组合逻辑为清晰起见这里展示迭代过程 // 实际工程中会优化为并行逻辑 // 此处用行为级描述示意 reg fb; fb data_buffer[K-1-count] ^ lfsr[R-1]; lfsr {lfsr[R-2:0], 1b0}; // 左移 // 根据GEN_POLY的抽头进行反馈 if (GEN_POLY[14]) lfsr[0] lfsr[0] ^ fb; if (GEN_POLY[13]) lfsr[1] lfsr[1] ^ fb; // ... 为节省篇幅省略中间位实际需补全所有抽头 if (GEN_POLY[1]) lfsr[13] lfsr[13] ^ fb; if (GEN_POLY[0]) lfsr[14] lfsr[14] ^ fb; // GEN_POLY[0]总是1 end else if (count KR) begin // 后R个周期输出校验位 coded_valid 1b1; // 将校验位输出到码字的低位部分 // 注意此时lfsr中存储的就是余数但顺序可能需要调整取决于实现 // 假设我们按从高位到低位移出 coded_out[KR-1 - (count-K)] lfsr[R-1]; // 同时将LFSR左移准备输出下一位 lfsr {lfsr[R-2:0], 1b0}; end // 组装最终码字前K位是信息位后R位是校验位 // 可以在最后一个周期统一组装也可以在过程中组装 if (count K) begin coded_out[KR-1 - count] data_buffer[K-1-count]; // 串行输入信息位到码字高位 end end else begin coded_valid 1b0; end end end endmodule代码说明GEN_POLY定义了生成多项式的系数最高位g_r此处为g_15为1。编码过程分为两个阶段信息输入阶段count K和校验输出阶段count KR。在信息输入阶段信息位与LFSR的反馈值进行运算更新LFSR状态。在校验输出阶段将LFSR中的值余数依次输出同时组装完整的码字。这是一个行为级描述侧重于展示流程。实际综合时LFSR的更新逻辑需要根据GEN_POLY展开为具体的组合逻辑电路。4.3 编码器仿真与验证编写Testbench输入随机的16位信息数据观察输出的31位码字。验证方法可以利用软件如Python的numpy或galois库计算同一参数BCH码的编码结果与硬件仿真结果进行比对。5. BCH译码器硬件设计与实现译码器是设计的难点主要包括伴随式计算、BM迭代、钱搜索和错误纠正四个模块。5.1 整体架构与数据流译码器通常采用流水线或状态机控制的多级处理结构伴随式计算单元Syndrome Calculator接收n位的接收向量r计算2t个伴随式S_1, S_3, ..., S_{2t-1}。BM迭代单元Berlekamp-Massey Algorithm根据伴随式迭代计算错误位置多项式σ(x)的系数。钱搜索单元Chien Search遍历i 0 to n-1计算σ(α^i)找出根从而确定错误位置。错误纠正单元Error Correction根据错误位置翻转接收向量r中对应位置的比特输出纠正后的码字c_hat。5.2 关键模块Verilog代码片段伴随式计算模块// 文件syndrome_calc.v (片段) module syndrome_calc #( parameter N 31, parameter M 5, parameter T 3 )( input wire clk, input wire rst_n, input wire start, input wire [N-1:0] recv_vector, // 接收向量高位先入 output reg [2*T-1:0] [M-1:0] syndrome, // S1, S3, S5 output reg done ); // 预计算 α^j 的常数 (j1,3,5) localparam [M-1:0] ALPHA_1 5b00010; // α^1 localparam [M-1:0] ALPHA_3 5b01000; // α^3 (示例值需根据域计算) localparam [M-1:0] ALPHA_5 5b10000; // α^5 (示例值) reg [M-1:0] s1_reg, s3_reg, s5_reg; reg [5:0] count; reg [N-1:0] r_vec; always (posedge clk or negedge rst_n) begin if (!rst_n) begin s1_reg {M{1b0}}; s3_reg {M{1b0}}; s5_reg {M{1b0}}; count 6d0; done 1b0; r_vec {N{1b0}}; end else begin if (start) begin r_vec recv_vector; s1_reg {M{1b0}}; s3_reg {M{1b0}}; s5_reg {M{1b0}}; count 6d0; done 1b0; end else if (count N) begin // 串行处理每一位 r_i (从最高位r_{n-1}开始) // S_j S_j * α^j r_i // GF(2^m)乘法和加法 if (r_vec[N-1]) begin // 如果当前位为1 s1_reg gf_multiply(s1_reg, ALPHA_1) ^ gf_one(M); // 1 等价于异或1 s3_reg gf_multiply(s3_reg, ALPHA_3) ^ gf_one(M); s5_reg gf_multiply(s5_reg, ALPHA_5) ^ gf_one(M); end else begin s1_reg gf_multiply(s1_reg, ALPHA_1); s3_reg gf_multiply(s3_reg, ALPHA_3); s5_reg gf_multiply(s5_reg, ALPHA_5); end r_vec {r_vec[N-2:0], 1b0}; // 左移 count count 1; end else if (count N) begin syndrome[0] s1_reg; syndrome[1] s3_reg; syndrome[2] s5_reg; done 1b1; count count 1; end else begin done 1b0; end end end // 省略 gf_multiply (有限域乘法) 和 gf_one 函数的实现 endmodule钱搜索模块// 文件chien_search.v (片段) module chien_search #( parameter N 31, parameter M 5, parameter T 3 )( input wire clk, input wire rst_n, input wire start, input wire [T:0] [M-1:0] sigma, // σ0, σ1, σ2, σ3 (σ01) output reg [N-1:0] error_locator, // 位图error_locator[i]1表示第i位错误 output reg done ); // 预计算 α, α^2, ..., α^{T} 的幂次常数用于并行计算 reg [M-1:0] alpha_power [0:T]; // alpha_power[j] α^{j} reg [5:0] count; reg [T:0] [M-1:0] sigma_reg; reg [M-1:0] eval_point; // 当前计算的 α^i always (posedge clk or negedge rst_n) begin if (!rst_n) begin error_locator {N{1b0}}; count 6d0; done 1b0; // 初始化 alpha_power alpha_power[0] {M{1b0}}; // α^0 1 alpha_power[1] 5b00010; // α^1 // ... 计算并赋值 alpha_power[2], alpha_power[3] end else begin if (start) begin sigma_reg sigma; // 初始化 eval_point 为 α^0 1 eval_point gf_one(M); count 6d0; error_locator {N{1b0}}; done 1b0; end else if (count N) begin // 计算 σ(eval_point) σ0 σ1*eval_point σ2*eval_point^2 ... σT*eval_point^T reg [M-1:0] sum; sum sigma_reg[0]; // σ0 1 for (int j 1; j T; jj1) begin // 计算 σ_j * (eval_point)^j // 由于 eval_point α^i则 (eval_point)^j α^{i*j} // 可以预计算 α^{i*j}或者用累乘 // 简化这里假设有一个函数能计算 gf_multiply_power(sigma_reg[j], j, eval_point) // 实际实现需要优化 sum sum ^ gf_multiply(sigma_reg[j], gf_power(eval_point, j)); end // 如果和为0则 eval_point 是 σ(x) 的根即 α^{-i} 是根所以位置 i 错误 if (sum {M{1b0}}) begin error_locator[count] 1b1; // 标记第 count 位错误 end // 更新 eval_point 为 α^{i1} eval_point gf_multiply(eval_point, alpha_power[1]); // 乘以 α count count 1; end else if (count N) begin done 1b1; count count 1; end else begin done 1b0; end end end // 省略 gf_power 等辅助函数 endmodule5.3 顶层译码器集成与状态机顶层模块需要实例化各个子模块并用一个状态机控制译码流程IDLE - CALC_SYNDROME - BM_ITERATION - CHIEN_SEARCH - CORRECT - OUTPUT。 BM迭代算法实现较为复杂涉及多项式系数的迭代更新是译码器的核心逻辑单元代码较长但其本质是求解一组线性方程组硬件上可以用一组寄存器和有限状态机实现。6. 仿真测试、常见问题与调试6.1 测试平台Testbench搭建一个完整的测试平台应包括激励生成随机生成k位信息向量经过参考编码模型如Python软件模型得到正确码字。错误注入在正确码字的随机位置注入不超过t个比特翻转模拟信道错误得到接收向量。DUT实例化实例化BCH编码器和译码器。流程驱动将信息向量送入编码器将编码器输出或注入错误后的向量送入译码器。结果比对将译码器输出与原始信息向量比对统计纠错成功率。// 文件tb_bch_top.v (片段) module tb_bch_top; reg clk, rst_n; reg enc_start, dec_start; reg [15:0] info_data; wire enc_done, dec_done; wire [30:0] coded_word, dec_word; reg [30:0] received_word; integer error_count, correct_count; // 时钟生成 always #5 clk ~clk; // DUT实例化 bch_encoder u_encoder(.*); bch_decoder u_decoder(.recv_vector(received_word), .decoded_word(dec_word), .*); initial begin // 初始化 clk 0; rst_n 0; enc_start0; dec_start0; error_count0; correct_count0; #100 rst_n 1; repeat(1000) begin // 进行1000次随机测试 // 1. 生成随机信息 info_data $random; // 2. 启动编码 (posedge clk) enc_start 1; (posedge clk) enc_start 0; wait(enc_done); // 3. 注入错误 (最多3位) received_word coded_word; begin integer num_errors, i, pos; num_errors {$random} % 4; // 0~3个错误 for(i0; inum_errors; ii1) begin pos {$random} % 31; received_word[pos] ~received_word[pos]; // 比特翻转 end end // 4. 启动译码 (posedge clk) dec_start 1; (posedge clk) dec_start 0; wait(dec_done); // 5. 检查结果 if(dec_word[30:15] info_data) begin // 比较信息位 correct_count correct_count 1; end else begin error_count error_count 1; $display(Error! Info%h, Decoded%h, info_data, dec_word[30:15]); end end $display(Simulation finished. Correct: %d, Error: %d, correct_count, error_count); $finish; end endmodule6.2 常见问题与排查思路问题现象可能原因排查思路与解决方案编码输出不正确1. 生成多项式系数错误。2. LFSR反馈逻辑错误。3. 信息位/校验位顺序错误。1. 用软件计算标准码字与仿真结果逐位比对。2. 检查LFSR在输入为0时的状态转移是否符合g(x)。3. 确认系统码格式信息位在前还是后。伴随式全零但实际有错错误图样恰好是一个有效码字不可检错误概率极低。增加t或使用更长的码。对于BCH码可检测错误数大于t。伴随式计算错误1.α^j的常数值错误。2. 有限域乘法模块错误。3. 接收向量输入顺序错误。1. 验证有限域常数生成脚本。2. 单独测试有限域乘法模块用穷举法验证。3. 确认接收向量是从最高位还是最低位开始处理。BM算法不收敛或σ(x)错误1. 伴随式输入顺序错误。2. BM迭代的初始条件或迭代公式错误。3. 实际错误数超过t。1. 用已知错误图样和其伴随式进行单步调试。2. 参考标准BM算法伪代码核对每一步的寄存器更新。3. 检查错误注入模块确保错误数≤t。钱搜索找不到错误位置1.σ(x)系数错误。2. 钱搜索的α^i生成逻辑错误。3. 错误位置多项式求值逻辑错误。1. 将BM模块计算出的σ(x)与软件结果比对。2. 验证α^i的生成序列是否正确覆盖0到n-1。3. 单独测试钱搜索模块输入已知根的多项式看是否能找到正确位置。纠错后结果仍错1. 错误位置图样提取或应用错误。2. 接收向量在译码过程中被意外修改。1. 检查错误纠正单元是否正确地根据error_locator翻转了对应比特。2. 检查数据通路是否有竞争冒险。时序不满足组合逻辑路径过长关键路径延迟太大。1. 对BM迭代、钱搜索求值等复杂组合逻辑进行流水线切割。2. 使用寄存器打拍优化关键路径。7. 最佳实践与工程建议将BCH编译码集成到实际项目中时需要考虑性能、面积、可靠性和可维护性。7.1 性能优化策略并行化与流水线伴随式计算可以并行计算多个伴随式S1, S3, S5...而不是串行。钱搜索可以并行计算σ(α^i)的每一项σ_j * α^{i*j}大幅减少计算延迟。甚至可以实例化多个钱搜索单元并行处理不同i。整体流水线将译码流程伴随式-BM-钱搜索-纠错设计成多级流水线提高吞吐率但会增加延迟和面积。有限域运算优化常数乘法乘以固定常数α^j可以优化为固定的异或网络而不是通用的乘法器。查找表LUT对于小域如GF(2^8)以下乘法、逆元运算可以用预计算的查找表实现速度快但消耗Block RAM。复合域运算对于大域如GF(2^10)以上可采用复合域算术分解运算降低复杂度。7.2 面积与资源管理时分复用如果吞吐率要求不高可以让BM迭代单元、钱搜索单元等共享同一套有限域运算单元如乘法器、加法器通过状态机控制多周期完成以节省面积。生成多项式选择选择项数较少的生成多项式即稀疏多项式可以简化LFSR反馈逻辑减少编码器面积。参数化设计使用Verilog参数parameter来定义m,t,n,k使设计易于配置和重用。7.3 可靠性设计错误检测BCH码本身可以检测多于t个错误通常可检测2t个。译码器可以添加一个“译码失败”标志当伴随式非零但BM算法无法找到有效的σ(x)或钱搜索找到的错误数超过t时标志置位通知上层进行其他处理如重传、使用备份数据。同步与亚稳态处理如果编码器/译码器与外部接口时钟不同源必须使用同步器两级或多级寄存器处理异步信号。复位策略确保所有状态机、计数器、数据寄存器在复位后处于确定的空闲状态。7.4 验证与调试分层验证先单独验证有限域运算模块、编码器模块再集成验证译码器。黄金模型对比必须使用高级语言Python/MATLAB/C建立行为级黄金参考模型生成大量随机测试向量与RTL仿真结果进行自动比对。覆盖率分析使用仿真工具收集代码覆盖率、功能覆盖率确保所有状态、分支和关键路径都被测试到。错误注入测试系统性地测试各种错误图样单错、双错、三错在t内、随机位置错、连续突发错BCH对突发错误纠错能力弱需测试、超出t个错误。7.5 在存储系统中的应用注意当BCH用于NAND Flash控制器时码长选择Flash通常按页Page读写BCH码长n应与页大小如4KB冗余区匹配可能需要使用缩短BCH码。软判决与硬判决传统BCH是硬判决译码比特是0或1。Flash可以读出更精细的电压电平信息软信息。虽然经典BCH不支持软判决但可以将其作为外码与支持软判决的LDPC码等构成级联码进一步提升性能。擦写次数管理Flash的误码率随擦写次数增加而升高。控制器需要动态调整BCH的纠错能力如果支持或启动更强大的纠错方案。通过以上七个部分的系统阐述我们从BCH码的理论基础出发穿越算法细节最终落地到可综合的Verilog硬件描述和完整的验证方案。掌握BCH编译码设计不仅意味着你拥有了一项纠正随机错误的核心技能更代表你具备了将复杂数学算法转化为高效硬件电路的系统工程能力。下一步你可以尝试将设计参数扩展到GF(2^8)或GF(2^10)挑战更强的纠错能力或者研究其升级版——RS码里德-所罗门码非二进制BCH码的设计以应对突发错误。在动手实现的过程中深入理解有限域运算的硬件优化和流水线设计将会让你在数字通信和存储芯片设计的道路上走得更稳、更远。