在我们平时的认知里计算机通常被描述成“CPU、内存、硬盘”等几个部件的组合。这种黑盒视角在选购电脑、理解软件运行时完全够用可一旦你想亲手从零开始搭建一颗 CPU面对的就不再是封装好的芯片而是一个个最基础的门电路与门、或门、非门、异或门。这时很多人会突然发现自己对计算机的理解出现了一个巨大的断层单个逻辑门只会计算一个极其简单的布尔函数几个门拼在一起最多也就是一个加法器这些东西怎么就变成了能运行操作系统、能玩游戏的 CPU 呢本文要给出的判断是只用基础逻辑门你确实不能直接“堆”出一台计算机但你可以通过三次关键的思想跳跃完成搭建。第一次跳跃是从组合逻辑到时序逻辑让电路拥有“记忆”第二次跳跃是把指令和数都用二进制编码让硬件的运算规则可以被“描述”出来第三次跳跃则是用控制单元去解析编码、指挥数据流动让一条指令的完整生命周期变得可控。这三次跳跃才是从逻辑门到计算机的真正桥梁。这篇文章适合所有正在学习计算机组成原理、数字电路或者单纯对“CPU 到底怎么造出来”感到好奇的读者。读完你会明白一台计算机的真正复杂度不在“算得有多快”而在于如何把“状态”和“规则”这两件事用电路实现。如果你正在跟着某个从 0 手搓 CPU 的教程系列走到这里这一篇会帮你把前面零散的模块统一到一个整体框架里。1. 这篇文章真正要解决的问题很多人学数字电路时每个模块都学得明白全加器会画触发器会画寄存器堆也能照着书搭出来。但一旦要串成 CPU就卡住了。卡住的原因通常不是某个模块不会而是缺少一张“地图”这些模块之间以什么顺序连接、谁来控制谁、数据在哪个时钟周期流动到哪个位置。这篇文章要解决的正是这个“地图”问题。我们会从最底层的逻辑门出发一步步建立计算机的核心框架ALU 负责运算寄存器负责暂存控制器负责拿主意存储器负责提供指令和数据。你不用先把所有细节都搞清楚只需要先理解一条指令从“取指”到“写回”的完整路径就会发现 CPU 的骨架其实非常清晰。更具体地说读完本文你可以回答下面几个问题为什么说 ALU 本质上只是一大堆逻辑门的组合触发器为什么是计算机“记忆”的最小单元指令和数据为什么能用同一套二进制编码体系一条机器指令在硬件层面到底经历了哪些阶段如果只用一个最小的教学 CPU 作为例子它的数据通路该怎么画这些问题不解决后面的微架构设计、流水线、分支预测、缓存优化都会变成无根之木。反过来只要把这些问题想通再看任何真实的 CPU 书籍或开源处理器代码你都会有一种“原来如此”的感觉。2. 基础概念逻辑门、组合逻辑与时序逻辑在进入计算机的整体设计之前先要把三个基础概念澄清。很多教程会把它们放在不同章节里讲导致读者难以建立联系。这里我们从一个更高的视角来看。2.1 逻辑门硬件世界的最小“函数”逻辑门是数字电路的基本单元。一个与门实现布尔 AND一个或门实现布尔 OR一个非门实现取反。理论上仅用与非门NAND就可以组合出任何逻辑功能所以它是物理芯片上最常见的“万能积木”。在功能层面逻辑门接收一个或多个二进制输入产生一个二进制输出。这个过程不依赖任何历史状态过去的输入不会影响现在的输出。这种“无记忆”的电路叫做组合逻辑。全加器、多路选择器、译码器本质上都是组合逻辑网络。2.2 时序逻辑让电路记住“上一刻”计算机要执行程序就不能只做纯函数式的计算。它需要“记住”当前执行到哪一条指令需要“记住”某个变量的值是多少需要“记住”上一步运算的结果是不是为零。这些都需要存储。组合逻辑无法存储信息因为它的输出完全由当前输入决定。于是我们引入触发器。触发器是一种能够存储一位二进制信息的时序逻辑单元。它通常有一个时钟输入当时钟边沿到来时它会把输入端的数据“锁存”到内部并在输出端保持直到下一个时钟边沿到来。正是这个“边沿触发 状态保持”的机制让电路第一次拥有了时间维度和记忆能力。理解组合逻辑和时序逻辑的区别是理解 CPU 的关键。可以做一个粗浅的类比组合逻辑像一个计算器按键后的即时显示输入数字和运算符立刻给出结果不保留任何中间过程时序逻辑则像一张草稿纸你可以在上面写下暂时不想丢掉的数据并在后续步骤中反复查看。CPU 运行时组合逻辑负责“算”时序逻辑负责“存”两者在时钟的驱动下交替工作。2.3 时钟整台机器的“节拍器”时序逻辑需要时钟而 CPU 的所有操作本质上都是在一拍一拍地推进。把时钟想象成一个节拍器每个节拍到来时各个寄存器同时采样自己的输入更新自己的输出。组合逻辑在两个节拍之间完成计算等结果稳定后下一个节拍再把结果锁存进寄存器。这个“寄存器—组合逻辑—寄存器”的模型是所有同步数字电路设计的核心。理解了这一点再看 CPU 的取指、译码、执行等阶段就不会觉得它们神秘——它们只是在不同的时钟周期里数据依次流过不同的组合逻辑块并被不同的寄存器暂存。3. 从逻辑门到运算能力加法器与 ALU 的实现我们现在先用逻辑门搭出第一个有实际意义的组合逻辑块加法器。加法器是 ALU 的运算核心。如果连加法都做不了后续一切复杂运算都无从谈起。但要提醒的是这里我们不是在用真实门电路画原理图而是用硬件描述语言来描述逻辑关系因为现代 CPU 设计几乎都采用硬件描述语言而不是手工画门级电路。3.1 半加器与全加器一位加法的两种层次半加器只考虑两个一位二进制数的相加不考虑来自低位的进位。它的两个输出分别是和Sum与进位CarrySum A XOR BCarry A AND B全加器比半加器多考虑一个来自低位的进位输入 Cin因此它的逻辑表达式是Sum A XOR B XOR CinCout (A AND B) OR (Cin AND (A XOR B))用 Verilog 描述全加器非常直观// 文件路径: rtl/full_adder.v module full_adder( input wire a, input wire b, input wire cin, output wire sum, output wire cout ); assign sum a ^ b ^ cin; assign cout (a b) | (cin (a ^ b)); endmodule这段代码本质上就是在描述布尔方程。综合工具会自动把它映射成逻辑门电路。初学者看到assign语句可能会误以为它是“赋值”实际上它描述的是“持续的连接关系”而不是顺序执行。3.2 行波进位加法器与 ALU 雏形把多个全加器串联起来就能得到多位的行波进位加法器。每一位的进位输出接到下一位的进位输入这就是最朴素的多位加法实现。它的问题是进位要一级一级“波动”过去位数越多延迟越大。但在教学场景中它最简单、最容易理解。有了加法器之后我们可以继续扩展 ALU。ALU 是 CPU 中执行算术和逻辑运算的部件它至少应该支持加、减、与、或、异或等基本操作。减法可以用补码加法实现与、或、异或本质上就是按位做逻辑门运算。下面是一个简化的 4 位 ALU 描述// 文件路径: rtl/alu_4bit.v module alu_4bit( input wire [3:0] a, input wire [3:0] b, input wire [1:0] op, // 00: ADD, 01: SUB, 10: AND, 11: OR output reg [3:0] result, output wire zero ); wire [4:0] sum_tmp; assign sum_tmp (op[0] 1b0) ? ({1b0, a} {1b0, b}) : ({1b0, a} - {1b0, b}); always (*) begin case (op) 2b00: result sum_tmp[3:0]; 2b01: result sum_tmp[3:0]; 2b10: result a b; 2b11: result a | b; default: result 4b0000; endcase end assign zero (result 4b0000); endmodule这段 ALU 描述中op[0]为 0 时做加法为 1 时做减法因为减法本质上就是加上补码。减法结果也可能有借位这里为了简化只保留低 4 位。zero信号在很多 CPU 中都有用它告诉控制器“上一条运算的结果是否为零”是条件跳转的基础。到这里我们有了第一个大型组合逻辑块ALU。但只有 ALU 还不能构成计算机因为数据光“算”出来没有意义必须能“存放”下来。这就轮到寄存器和寄存器堆上场了。4. 让电路拥有记忆触发器、寄存器与存储的抽象4.1 从触发器到寄存器单个触发器存 1 位。把多个触发器并列放置共享同一个时钟就得到多位寄存器。例如一个 8 位寄存器就是 8 个 D 触发器共用时钟。寄存器在 CPU 中随处可见指令寄存器存放当前正在执行的指令程序计数器存放下一条指令的地址通用寄存器堆则用来暂存操作数和运算结果。通用寄存器堆是 CPU 内部最常用的存储资源。它通常有多个读端口和写端口能在同一个周期内读出两个源操作数并在另一个周期内写入结果。这种多端口设计是现代 CPU 实现指令级并行的基础。下面是一个极简的 4 寄存器堆每个寄存器 8 位// 文件路径: rtl/regfile_4x8.v module regfile_4x8( input wire clk, input wire we, input wire [1:0] raddr1, input wire [1:0] raddr2, input wire [1:0] waddr, input wire [7:0] wdata, output wire [7:0] rdata1, output wire [7:0] rdata2 ); reg [7:0] regs [0:3]; always (posedge clk) begin if (we) regs[waddr] wdata; end assign rdata1 regs[raddr1]; assign rdata2 regs[raddr2]; endmodule这里用了一个二维数组regs[0:3]表示 4 个 8 位寄存器。写操作在时钟上升沿触发写使能we为高时才会写入。读操作是组合逻辑不依赖时钟这样在同一个周期里后续的组合逻辑立刻就能拿到读出的数据。寄存器堆这个例子很好地展示了组合逻辑和时序逻辑如何协作写操作是时序的受时钟控制读操作是组合的立即生效。CPU 内部大多数数据的暂存和转移都是按照这个模式工作的。4.2 存储的层次寄存器快内存大随着程序规模变大寄存器堆无法容纳所有数据就需要更大的存储。存储技术的核心权衡是速度与容量越快的存储越贵单位造价越高越大的存储越慢因为寻址空间和物理距离都会增加。所以现代计算机采用层次化存储结构寄存器、缓存、主存、磁盘。CPU 设计者先假定每一级存储都能命中如果没命中再向下一级寻找数据。理解这一点对学习 CPU 设计非常重要CPU 本身并不负责“记住所有数据”它只负责“高效地访问数据”存储的真正能力来自存储层级中的每一级。当你设计一个教学 CPU 时完全可以先把内存简化成一个单端口 RAM 模块等跑通基本指令再考虑缓存和层次结构。5. 把运算变成机器指令指令系统的编码思想我们已经有了 ALU 和寄存器但还没有“程序”。程序是什么是一串指令指令是什么是能够被硬件识别和执行的二进制编码。这一步的抽象是计算机史上最伟大的思想之一把指令编码成数程序就变成了一串可以存放在存储器中的数字。这种设计被称为“存储程序”思想最早由冯·诺依曼体系结构明确提出。它的意义在于程序不再是一个物理上独立的装置而是可以被加载、修改、复制的数据。你不需要为每个程序换一套硬件只需要把不同的指令序列写入内存CPU 就会按顺序取出来执行。这从根本上决定了现代计算机的通用性。以一条简单的机器指令为例。假设我们设计一个教学 CPU指令宽度为 16 位其中高 4 位是操作码低 12 位分为三个寄存器地址字段每个字段 4 位。那么加法指令可以编码为define OP_ADD 4b0001 define OP_SUB 4b0010 define OP_AND 4b0011 define OP_LOAD 4b1000 define OP_STORE 4b1001对应的汇编伪代码可能是ADD R1, R2, R3 // R1 R2 R3硬件怎么知道这条指令要做什么控制器会把操作码字段送入译码逻辑根据操作码产生一系列控制信号。例如对于 ADD控制信号会告诉 ALU 选择加法操作告诉寄存器堆使用 R2 和 R3 作为读地址、R1 作为写地址告诉数据通路把 ALU 的输出写回 R1。指令编码的设计是一门平衡艺术操作码位数越多能表达的指令种类越多但指令字长有限操作码多了留给操作数地址的位数就少了。RISC 设计哲学倾向于固定字长、统一格式让译码电路更简单CISC 设计则倾向于用变长指令来提升代码密度但译码复杂度会显著上升。教学 CPU 通常采用 RISC 风格因为简单清晰。6. 控制单元与数据通路一条指令的完整旅程现在到了整篇文章最核心的部分把 ALU、寄存器堆、内存、程序计数器全部串起来构成一条完整的数据通路。为了看清数据是怎么流动的我们跟踪一条加法指令从进入 CPU 到执行完毕的全部过程。6.1 数据通路的基本组成一个最小的 CPU 数据通路通常包括程序计数器PC指向下一条要执行的指令地址。指令存储器Instruction Memory根据 PC 读出指令。寄存器堆保存操作数和结果。ALU执行运算。数据存储器Data Memory用于读写全局数据。控制单元根据指令操作码产生控制信号。指令从存储器中取出后经过几个阶段取指IF→ 译码ID→ 执行EX→ 访存MEM→ 写回WB。这是经典的五级流水线划分教学 CPU 可以按同样的阶段理解只是不需要真正实现流水线每个阶段用一个时钟周期完成即可。6.2 单周期 CPU 示例一条加法指令的执行假设我们只实现一个单周期 CPU含义是一个时钟周期内完成一条指令的全部执行过程。虽然效率低但它最容易讲清楚原理。在取指阶段PC 输出当前指令地址指令存储器返回指令二进制码。在译码阶段控制单元拆解操作码产生一组控制信号。在执行阶段寄存器堆读出 R2、R3 的值ALU 执行加法。在写回阶段ALU 结果通过写数据端口写入 R1。整个过程可以表示成一条数据流PC → 指令存储器 → 控制单元/寄存器堆 → ALU → 寄存器堆写端口下面是一个简化版单周期 CPU 的关键控制逻辑片段// 文件路径: rtl/simple_cpu_top.v module simple_cpu_top( input wire clk, input wire rst, output wire [15:0] pc_out, output wire [7:0] alu_result ); wire [15:0] instruction; wire [7:0] rdata1, rdata2, wdata; wire [1:0] op; wire reg_write_en; wire [1:0] alu_op; // 指令存储器简化使用只读存储器 instr_mem u_instr_mem ( .addr (pc_out), .inst (instruction) ); // 控制单元不完全展开只给概念 control_unit u_control ( .opcode (instruction[15:12]), .reg_write (reg_write_en), .alu_op (alu_op) ); // 寄存器堆 regfile_4x8 u_regfile ( .clk (clk), .we (reg_write_en), .raddr1 (instruction[11:8]), .raddr2 (instruction[7:4]), .waddr (instruction[3:0]), .wdata (wdata), .rdata1 (rdata1), .rdata2 (rdata2) ); // ALU alu_4bit u_alu ( .a (rdata1), .b (rdata2), .op (alu_op), .result (alu_result), .zero () ); assign wdata alu_result; endmodule这段代码虽然简化但已经展示了 CPU 的核心骨架一条指令从存储器流出后经过控制单元的译码驱动寄存器堆和 ALU 完成一次数据往返。PC 的更新逻辑通常也由控制信号控制默认情况下每个周期加 1遇到跳转指令则装载新地址。我们暂时省略了分支处理但在真实 CPU 设计中PC 的更新逻辑是控制器最重要的输出之一。6.3 为什么需要控制信号很多初学者看完上面的代码会问为什么单独列出一个控制单元寄存器堆自己不能决定写不写吗ALU 自己不能决定做什么操作吗关键在设计原则运算部件应该尽量通用、专注、无状态而“什么时候做什么”这个决策应该集中到控制单元。这样做的好处是设计模块化。后续要支持新的指令只需要修改控制单元和相应的数据通路而不需要推翻 ALU 或寄存器堆。便于调试。控制信号是相对集中的可以对着指令表一条条核对。便于流水线化。流水线阶段天然需要把控制信号逐级传递集中的控制逻辑更容易实现这一点。控制单元的本质是把指令中的操作码映射成一组“开关信号”。这些开关信号决定了哪些数据走哪条路、哪个部件执行什么运算、结果写到哪里。所以控制单元有时也被称为整个 CPU 的“指挥中心”。7. 让程序成为数据冯·诺依曼体系结构的完整图景经过前面的拼装我们已经有了一个能执行几条指令的最小 CPU。但要做到“只用基础逻辑门搭出一台计算机”还必须理解冯·诺依曼体系结构如何把程序、数据、存储和 CPU 融合成一体。冯·诺依曼结构最核心的特点是指令和数据存储在同一个存储器中。这意味着你可以把一小段指令序列预先存储到内存里然后让 CPU 从某个起始地址开始逐条取指令、执行直到程序结束。CPU 不需要知道程序是什么它只需要一个固定的循环根据 PC 取出一条指令。更新 PC 指向下一条指令。译码并执行这条指令。回到第 1 步。这个循环的每一次迭代都是“取指-译码-执行-访存-写回”的一种体现。你可以把它想象成一个流水线上的工人工人不需要知道自己组装的是什么东西只需要按照工艺单一步步操作。这里的工艺单就是存储在内存中的指令流水线就是 CPU 的数据通路而工艺单的内容会变化流水线却能保持不变。从硬件角度这意味着指令存储器并不需要特殊的工艺它只是普通存储器中的一部分。CPU 设计者甚至可以复用同一个存储器来保存指令和数据只是在不同阶段选择不同的地址来源取指时地址来自 PC访存时地址来自指令中的立即数或寄存器。这种统一存储的设计大幅度简化了硬件也使得程序可以被当作数据处理例如编译器、操作系统的加载器都是利用这一点来工作的。8. 动手验证用最小的指令集跑通一条程序理论讲得再多不如动手跑一个最小示例。下面给出一个更接近“可以仿真验证”的完整步骤目标不是设计一个完整 CPU而是用 Verilog 描述一个小系统验证它能在逻辑仿真器里执行一条指令。8.1 环境与工具操作系统Linux 或 Windows 均可。仿真工具Icarus Verilogiverilog免费开源适合学习和教学。文本编辑器任意支持 Verilog 语法高亮的编辑器。查看波形GTKWave可与 iverilog 配合。版本请以实际安装为准下面演示的是通用思路。8.2 最小示例一条加法指令假设我们的最小系统包含 3 个文件full_adder.v、alu_4bit.v、tb_top.v。测试平台会先给 ALU 一组固定输入然后检查输出是否符合预期。alu_4bit.v的代码在本文第 3 节已经给出。测试平台如下// 文件路径: sim/tb_alu_4bit.v timescale 1ns / 1ps module tb_alu_4bit; reg [3:0] a; reg [3:0] b; reg [1:0] op; wire [3:0] result; wire zero; alu_4bit u_alu ( .a (a), .b (b), .op (op), .result (result), .zero (zero) ); initial begin $display( ALU Test ); a 4b0011; b 4b0001; op 2b00; // 3 1 #10; $display(ADD: %d %d %d (zero%b), a, b, result, zero); a 4b0011; b 4b0001; op 2b01; // 3 - 1 #10; $display(SUB: %d - %d %d (zero%b), a, b, result, zero); a 4b1100; b 4b1010; op 2b10; // 12 10 #10; $display(AND: %d %d %d (zero%b), a, b, result, zero); a 4b1100; b 4b1010; op 2b11; // 12 | 10 #10; $display(OR: %d | %d %d (zero%b), a, b, result, zero); #10; $finish; end endmodule仿真命令如下iverilog -o tb_alu_4bit.vvp rtl/full_adder.v rtl/alu_4bit.v sim/tb_alu_4bit.v vvp tb_alu_4bit.vvp运行后终端会打印出四个测试用例的结果。如果你看到3 1 4、3 - 1 2、12 10 8、12 | 10 14说明 ALU 功能正常。这个测试看似简单但它验证了一个重要问题你写的逻辑门级结构确实实现了预期的运算。后续把 ALU 接入寄存器堆和控制器时ALU 本身是不用再改的。模块化设计的意义就在这里底层验证越充分上层集成的风险越低。8.3 如何验证一个更完整的数据通路当你的 ALU 测试通过后可以继续搭建寄存器堆然后写一个包含 3 条指令的小程序存到指令存储器里让 CPU 在仿真中持续运行。验证方法有两种观察 PC 是否按预期递增指令是否依次取出。在每条指令写回寄存器堆时用$display打印寄存器值确认结果符合预期。如果运行失败优先检查时钟和复位逻辑再检查控制信号是否正确。不要一开始就盯着某个复杂指令先用ADD、SUB这种最简单指令跑通流程再逐步增加指令种类。9. 常见问题与排查思路学习 CPU 设计时几乎每个人都会遇到相似的问题。下面列出几个典型问题及排查经验。问题现象可能原因排查方式解决方案仿真波形中信号全是 X未正确复位或输入信号在某周期未赋值检查复位信号时序检查 initial 块中的赋值在仿真 0 时刻给 rst 信号拉高几个周期再释放复位ALU 结果差一位总是翻倍或减半位宽声明不匹配比如 4 位 ALU 接入 8 位总线时未做位扩展打印每个模块的输入和输出信号核对位宽统一信号位宽必要时显式拼接或做符号扩展寄存器堆写入不生效写使能信号时序错误或写时钟沿反了观察波形中 we 信号与 clk 上升沿的相对位置确认写操作使用posedge clk且 we 在时钟沿前已经稳定指令译码逻辑混乱不同 op 互相干扰case 分支没有覆盖完整或default写得有歧义对照指令表逐条检查 case 分支补全 default 分支并为每条指令写单独的注释CPU 仿真能运行但上板后频率上不去组合逻辑延迟太大或存在组合逻辑环路用综合工具查看关键路径延迟检查是否有意外锁存器优化 ALU 结构加入流水线寄存器避免组合逻辑环路程序计数器跳转不正确跳转条件判断信号延迟或 PC 更新逻辑使用了组合输出在波形中观察跳转指令执行周期内 PC 的变化把 PC 更明确地分为写使能、写数据和多路选择三部分这些排查经验的核心逻辑是一致的仿真阶段先查信号再查逻辑上板阶段先查时序再查功能。不要凭感觉改代码要对着波形和时间戳定位问题。10. 最佳实践与工程建议10.1 先画数据通路再写代码很多初学者一上来就写 Verilog结果写到一半发现控制信号不知道往哪里接。正确做法是先画一张数据通路图标清楚每个模块的输入输出、每根总线的位宽、控制信号的来源和去向。然后照着图写代码而不是边写边想。数据通路图不需要很精美但必须包含PC、指令存储器、寄存器堆、ALU、数据存储器、控制单元以及它们之间的关键连线。画完图之后代码结构就已经完成了一大半。10.2 用宏定义和参数化提升可维护性操作码不要散落在代码里当魔数。建议用宏定义或parameter 声明define OP_ADD 4b0001 define OP_SUB 4b0010 define OP_LOAD 4b1000这样将来修改指令编码只需要改动定义处不用满文件搜索数字。寄存器地址位宽、数据位宽也可以参数化写成parameter DATA_WIDTH 8便于扩展。10.3 设计测试平台不要只验证最终结果一个可靠的 CPU 设计应该为每个模块建立单独的测试平台。ALU 测全运算寄存器堆测读写和写使能控制器测每条 opcode 对应的控制信号。模块全部通过测试后再写一个系统级测试平台加载程序验证整体执行流程。测试平台是你防止自己在集成阶段引入新 bug 的最重要工具。10.4 保持代码风格符合可综合规范如果你目标不只是仿真而是最终在 FPGA 上运行那么代码风格非常重要。尽量避免在 initial 块里写功能性逻辑尽量使用always (posedge clk)描述时序逻辑使用always (*)或assign描述组合逻辑。避免出现“组合逻辑环路”——即输出反馈到输入的路径中没有经过寄存器这会导致综合工具报错甚至产生意想不到的振荡。10.5 不要一开始就追求高性能教学 CPU 的设计目标是正确理解原理而不是跑高分。先用单周期设计跑通所有指令再考虑增加流水线、分支预测、乱序执行等高级特性。如果你在一个周期内塞入太多功能时序会很差问题排查起来也会非常困难。渐进式优化从单周期到多周期再到流水线是学习 CPU 设计的最优路径。11. 总结与下一步实践方向回到标题提出的问题只用基础逻辑门如何搭出一台计算机答案是你需要的不仅仅是门而是三次抽象跳跃。第一次用触发器给电路带来记忆第二次用二进制编码让指令变成可存储的数据第三次用控制单元把编码解释成一系列控制信号指挥数据在 ALU、寄存器和存储器之间流动。三次跳跃加起来就是从逻辑门到计算机的完整桥梁。这篇文章帮你理清了 CPU 的核心框架ALU 是运算核心寄存器堆是临时记忆控制器是指挥中枢PC 是程序指针指令存储器是规则来源。你没有必要一开始就掌握所有细节但一定要先把这条数据通路刻在脑子里。下一步的实践建议是先把你手头教程里前几集的模块全加器、ALU、寄存器、指令存储器在仿真工具里全部跑通再按照本文第 6 节的骨架把它们连成一个最小的单周期 CPU。初始指令集只保留两三条比如一条加法、一条加载立即数、一条跳转。跑通之后再继续扩展指令集、设计更多寻址方式最后再考虑流水线。从 0 手搓 CPU 的路很长但当你看到自己设计的电路在仿真器里逐条执行程序时那种“原来计算机真的是这样运转的”的实感会让你觉得之前的每一集都没有白看。建议收藏这篇文章把它当作你从逻辑门走向 CPU 之路上的第一张地图。