1. 为什么便携设备开始较真厚度这件事做电源设计的人应该都有同感最近这两年来自结构、ID、硬件团队的厚度预算越来越紧张。手里的TWS耳机充电仓、智能手表、AR眼镜、运动相机、医疗贴片甚至各种穿戴式传感器都在拼命往薄里做。我曾经接过一个项目整机厚度被卡死在5mm以内留给电源部分的高度只有0.8mm电容、电感、屏蔽罩、PCB叠层全部要重新算。这种时候传统那种3mm高的绕线电感加SOIC封装的DC-DC方案根本塞不进去必须换成超薄DC-DC转换器——也就是标题里说的Ultra-Thin DC-DC Converters Target Portables面向便携设备的超薄DC-DC转换器。这类器件解决的核心问题并不是简单的矮一点而是把整个电源子系统的高度压缩到0.5mm到1mm区间同时还要保证效率、纹波、散热、EMI这些硬指标不拉胯。它跟我们熟悉的普通DC-DC在原理上完全一样依然是Buck、Boost、Buck-Boost那套拓扑但实现方式上完全是另一套思路更高的开关频率、更先进的封装工艺、更需要精打细算的PCB布局甚至要用到集成电感、集成电容这些把无源器件装进芯片的方案。适合谁参考如果你正在做便携类产品或者在做小型化电源模块再或者你只是好奇为什么手机里那块电源芯片能这么薄这篇文章都值得看一看。我会把这类器件的关键技术点、选型思路、实际布局和调试中的坑尽量讲透。2. 超薄DC-DC转换器的四项关键技术把DC-DC转换器做薄第一步就是搞清楚厚度到底从哪里来。一颗典型的DC-DC转换器厚度来源主要三块芯片封装本体高度、输出电感高度、输入输出电容高度。芯片封装高度现在可以做得非常低WLCSP晶圆级封装能做到0.35mm甚至更低真正占地方的反而是电感和电容这两类无源器件。所以超薄方案的所有技术路线本质上都是围绕怎么把电感和电容做矮来展开的。2.1 开关频率用频率换体积的核心杠杆电感的高度和它的电感量直接相关。对Buck电路来说输出电感量的计算公式是[ L \frac{(V_{IN} - V_{OUT}) \times V_{OUT}}{V_{IN} \times f_{SW} \times \Delta I_L} ]其中 ( \Delta I_L ) 通常取最大输出电流的20%到40%。这里面的关键变量是开关频率 ( f_{SW} )。频率越高分母越大算出来的电感量就越小。电感量小了磁芯体积就能缩小圈数也变少整个电感的高度自然就降下来了。举个例子输入3.6V输出1.8V最大负载0.6A。如果用2MHz开关频率取30%电流纹波算出来电感量大约是1.25μH需要一颗高度1.2mm左右的功率电感这是传统方案的典型尺寸。如果换成6MHz开关频率电感量可以降到0.42μH市场上对应的超薄一体成型电感高度已经能做到0.6mm部分甚至只有0.35mm。这就是为什么市面上几乎所有的超薄DC-DC转换器开关频率起步就是3MHz高的能到10MHz甚至更高。但频率不是白给的。开关频率提高开关损耗、驱动损耗都会变大效率会掉。所以现在的超薄DC-DC芯片通常会叠加两个手段来对冲一是用同步整流结构用低导通电阻的MOSFET代替续流二极管把导通损耗压下来二是把驱动电路做优化减少死区损耗和栅极充电损耗。这也是为什么这类芯片标注的效率普遍能到85%到95%区间虽然比不过低频大电流方案的98%但在便携设备这个功率档次上已经够用。另外高开关频率带来的另一个隐藏收益是负载瞬态响应变好。频率高意味着环路带宽可以设计得更高负载突变时电压跌落更小这对手表、TWS耳机这种经常在工作和待机之间切换的设备特别重要。2.2 封装工艺DFN、WL-CSP与堆叠封装传统DC-DC芯片用SOIC-8或者DFN封装芯片高度通常在0.9mm到1.2mm之间。超薄器件为了压高度主流路线是WL-CSP晶圆级芯片封装就是把芯片表面的焊盘直接做成焊球不需要引线框架和塑封体。这种封装的厚度完全取决于芯片本身和焊球高度普遍能做到0.35mm到0.5mm。我在实际项目中更看重的是WL-CSP带来的另一个优势焊接面积小、寄生参数低。芯片直接贴装在PCB上内部走线极短电源路径上的寄生电阻和寄生电感比传统封装小一个数量级。这对高频开关电路特别有利开关节点振铃更小EMI更好处理。代价是封装脆弱焊盘很小对PCB焊盘设计和贴片工艺要求高后面我会专门讲。更高端的方案是堆叠封装和集成无源器件。比如把电感直接做进封装基板里用磁性薄膜材料在芯片周围构建一个平面电感整个模块的高度可以控制在0.6mm以内。这种方案目前主要用在1A以下的小电流场景比如助听器、智能戒指、AR眼镜。还有部分厂商把输入电容和输出电容也集成进去做成全集成电源模块外围几乎只留一个电阻做反馈分压。这类模块设计简单但对设计者来说灵活性受限适合产品周期短、结构空间极紧的项目。2.3 电感和电容的选型薄型化的主战场电感是超薄方案里最需要精挑细选的元件。传统绕线功率电感的高度一般在1.5mm到3mm超薄方案必须用一体成型电感、薄膜电感或者叠层电感。一体成型电感的特点是磁屏蔽好、噪声低目前能做到的高度下限在0.6mm左右。薄膜电感可以做得更矮0.35mm级别但电流能力偏弱适合小电流。选电磁电感时除了看电感量和额定电流还得看饱和电流和DCR。我遇到过很多次有人看到电感高度降下来了就很高兴结果实际满载输出时效率掉了8个百分点一查是DCR太大了。电感的DCR直接决定铜损P I²×R在1A电流下100mΩ的DCR就意味着0.1W的损耗对便携设备来说这已经是非常大的浪费。所以选超薄电感的标准应该是在满足饱和电流的前提下选DCR尽量小的那颗而不是选外形最矮的那颗。电容这块输出电容高度也要压缩。传统电解电容和钽电容高度普遍在1.5mm以上超薄方案的主流出路是陶瓷电容封装从0805到0201不等高度可以控制在0.3mm左右完全不是瓶颈。真正的瓶颈在于陶瓷电容的DC偏压特性——电容在施加直流电压后容量会下降而且封装越小、电压越高容量跌落越严重。设计时不能只看标称容量一定要看所选电容在输出电压下的实际有效电容值必要时并多颗。2.4 控制架构对薄型化同样关键很多人忽略的一点是控制架构对能不能做薄也有影响。传统DC-DC常用电压模式控制需要外置补偿网络电阻电容一多PCB面积和高度都不好控制。超薄器件大多改用电流模式控制补偿网络简化成前馈电容甚至内部补偿外围只剩电感和电容整个方案的元件数量大幅减少。另外轻负载降频技术PFM/PSM在超薄方案里几乎是标配。便携设备大部分时间处于待机状态输出电流可能只有几十微安到几百微安。如果保持固定开关频率开关损耗会非常难看电池续航直接打折。PFM模式在轻载时自动降低开关频率甚至进入跳周期模式静态电流可以压到几微安级别这是衡量一颗超薄DC-DC是否适合便携设备的核心指标之一。3. 薄型化绕不开的三座大山效率、纹波与发热结构做薄了性能上就要面对新的妥协。我遇到很多项目一开始都以为把芯片换成超薄封装、电感换成超薄电感就万事大吉结果调试时被各种奇怪问题卡住。其实这些问题背后的物理都相通提前理解清楚能省下大量Debug时间。3.1 轻载效率待机电流就是电池寿命刚才提到PFM模式这里展开说说静态电流。静态电流 ( I_Q ) 指的是芯片在空载或轻载时自己工作所消耗的电流。便携设备待机时间动辄按周算待机时整机电流可能就几十微安如果DC-DC芯片自己就吃掉10μA电池占比非常可观。超薄DC-DC芯片的 ( I_Q ) 典型值在1μA到5μA之间部分旗舰器件能做到0.5μA以下。选型时不能只看datasheet第一页的效率曲线要看轻载效率曲线和 ( I_Q ) 的完整曲线。我一般会拉一个电池放电天数 vs 待机电流的简单估算表假设电池100mAh如果DC-DC加负载总待机电流是10μA理论待机约10000小时也就是400多天如果待机电流涨到50μA待机就缩水到80天。这么一算就知道为什么说轻载效率直接决定便携设备的产品竞争力。但PFM模式也不是没代价。进入PFM后输出电压纹波通常比PWM模式大一些频率降低后还可能落到音频范围引发电感啸叫。这个问题后面在调试实录里专门说。3.2 纹波和噪声薄型化方案的隐形天花板高开关频率给电感小型化带来好处但也让纹波问题更敏感。纹波大小和电感值成反比电感小了同样的 ( \Delta I_L ) 条件下电压纹波 ( \Delta V_{OUT} \Delta I_L \times ESR \frac{\Delta I_L}{8 \times f_{SW} \times C_{OUT}} ) 会变大。所以超薄方案通常需要更大的输出电容来抑制纹波或者用低ESR的X7R、X5R陶瓷电容。另一个头疼问题是开关噪声耦合。在超薄PCB上电源层和地层都很薄走线间距小开关节点的高频噪声很容易耦合到输出端甚至敏感模拟电路。处理办法是严格控制开关节点铜皮面积尽量短粗输出走线远离开关节点必要时在开关节点加RC Snubber吸收振铃。3.3 热管理小身材下的散热难题元器件高度压缩之后散热面积、散热通道都没了。一颗1A、效率90%的DC-DC芯片满载时功耗约0.1W到0.15W听着不大但热量全部集中在一个0.7mm×0.7mm的芯片里芯片局部温度可能轻松超过60℃。而便携设备往往还和锂电池、皮肤接触温度上限卡得很死。我的经验是超薄方案里一定要把热过孔当作设计元素来规划而不是事后补救。芯片底部的散热焊盘通过密集的过孔连接到内层铜皮甚至背面大面积铜皮这才是真正的散热主通道。另外电源走线尽量加宽让铜箔本身参与导热这些细节看着不起眼实测芯片温度能差10℃以上。4. 一个典型超薄Buck方案的完整落地过程理论讲再多不如直接看一遍实际选型、定参数、画板、调试的过程。下面用一个我最近做过的1.8V/600mA超薄Buck方案当例子把关键环节从头到尾捋一遍。4.1 需求拆解与器件选型假设要给一款智能手表主控供电输入来自锂电池电压范围2.8V到4.4V输出1.8V最大持续电流600mA峰值电流800mAPCB可用高度不超过0.8mm要求待机电流尽量低。选型时几个硬性条件输入电压范围必须覆盖锂电池满电和低电量区间输出电流要有至少30%的降额空间封装高度加电感高度加PCB局部铜厚不能超过0.8mm静态电流最好小于5μA。那段时间我对比了几款主流超薄Buck芯片把关键参数拉了个表参数芯片A芯片B芯片C封装WL-CSP 1.2mm×0.8mmDFN 2mm×2mmWL-CSP 1.0mm×0.6mm封装高度0.35mm0.4mm0.3mm开关频率6MHz3MHz10MHz静态电流2μA8μA1.5μA峰值效率93%94%91%最大输出电流1A0.8A0.6A芯片B效率数据最好但DFN封装加3MHz频率导致需要更大电感整体高度逼近0.9mm直接淘汰。芯片A功率裕量大效率也不错但封装面积偏大在手表这种寸土寸金的板子上占地方。最后选了芯片C10MHz频率让电感能用到0402封装的超薄件整体高度轻松低于0.7mm代价是峰值效率比B低了3个百分点但在600mA这个档位上实测下来差距不大。4.2 电感值和电容值的定量计算选完芯片后核心工作就是算电感、选电容。还是用那个Buck电感公式输入取典型值3.6V输出1.8V开关频率10MHz最大负载0.6A取30%纹波电流 (\Delta I_L 0.18A)。[ L \frac{(3.6-1.8) \times 1.8}{3.6 \times 10^7 \times 0.18} \approx 0.5 \mu H ]实际选标称0.47μH的电感关键是这枚电感的饱和电流要覆盖最大峰值电流 ( I_{peak} I_{OUT(max)} \frac{\Delta I_L}{2} 0.6 0.09 0.69A )再留30%余量选额定饱和电流大于0.9A的型号。薄膜电感在这个电流下高度只有0.35mm完美满足结构要求。输出电容方面首先估算在10MHz频率下需要的容值。假设允许纹波20mV则需要的有效电容[ C_{OUT} \frac{\Delta I_L}{8 \times f_{SW} \times \Delta V_{OUT}} \frac{0.18}{8 \times 10^7 \times 0.02} \approx 0.11 \mu F ]这个值看起来很小但必须考虑陶瓷电容的DC偏压特性。选一颗X5R材质的2.2μF/0603电容在1.8V偏压下实际有效容量可能只剩1μF左右已经足够覆盖纹波要求。如果按1μF实际值反推纹波大约2.25mV非常健康。我又在输出端并联了一颗0.1μF的小封装电容专门抑制高频噪声。这里要给个忠告datasheet里的推荐电路是参考值不是标准答案。同样的输出条件选不同频率的芯片电感和电容参数差异很大。一定要自己按公式算一遍再对照规格书确认电流和电压降额这才是稳妥的做法。4.3 PCB布局与工艺的实操要点超薄DC-DC的PCB布局核心就一句话让开关电流回路的面积最小化。具体到操作层面我习惯按下面几个步骤来第一步先把输入电容放在芯片的VIN引脚和GND引脚正下方或紧邻位置保证输入环路最短。这个环路里流过的是断续的大电流回路面积直接决定开关振铃强度。有些WL-CSP器件引脚间距很小电容没法放正下方也要放在最近的一层用多个过孔连接。第二步开关节点SW的铜皮面积控制住。SW节点承载高频方波是主要辐射源铜皮少了散热差多了EMI大。我的经验是线宽能让射频电流通过即可不要铺成大块铜皮避让相邻的信号走线。第三步输出电感到输出电容的路径要短。电感的输出端直接接输出电容的正极输出电容的GND端直接回芯片GND形成完整的输出滤波回路。第四步反馈采样走线要从输出电容处单独拉线不要经过功率路径。反馈线走细线远离SW节点和电感避免开关噪声耦合到FB引脚。如果FB引脚旁边有地铜皮就用地线包住反馈走线屏蔽效果很好。工艺方面WL-CSP封装对焊盘设计有严格要求。我踩过的坑是焊盘间距按普通DFN的规则来了结果过回流焊后出现虚焊。WL-CSP焊盘尺寸一般都由芯片厂商给出推荐值照着做就行不要自己发挥。开钢网厚度也要控制锡膏太厚会导致芯片浮高直接影响整机厚度太薄又容易虚焊。这个平衡只有在试产时实测调整。还有一个很容易忽略的点超薄PCB本身。如果是1.0mm以下的整机厚度PCB层叠通常要选0.4mm或0.6mm的板厚这时PCB的铜箔厚度也在降导致走线电阻增大。功率路径上的电压跌落要重新算不能照搬1.6mm板厚的经验值。5. 调试中的典型问题与排查思路超薄DC-DC方案的调试很多问题都是交互性的板子又小探针都没地方下。摸爬滚打多了我把高频问题整理成一份排查思路碰到问题按顺序查能少走很多弯路。5.1 电感啸叫怎么办现象轻载或动态切换时耳朵能听到滋滋声。排查思路先区分是PFM跳周期导致的低频噪声还是芯片本身环路不稳定。方法很简单用示波器看SW节点波形如果看到间歇性的脉冲群那是PFM模式正常行为电感的机械谐振频率刚好落在音频范围如果看到周期振荡频率很低比如1kHz到20kHz那就是环路不稳定。解决PFM啸叫通常换电感型效率最高。不同厂家的电感磁性材料配方和线圈固定工艺不同产生机械噪声的倾向差异很大。我遇到过同一个电路换了一个品牌的电感之后啸叫直接消失。环路边上的话检查补偿电容适当调整反馈网络或者查看是否输出电容容量不足成了低频纹波放大。另外一个冷门但是很真实的原因PCB上陶瓷电容的压电效应。开关频率或PFM频率落在音频范围时陶瓷电容本身会振动发声。这种噪声源很难定位排查时可以用一个牙签抵住各个元件逐个听或者用频谱分析仪加近场探针去定位。5.2 轻载纹波大、输出电压偏高现象设备待机时万用表量输出电压比设定值高了20mV以上纹波也不干净。排查思路首先要确认这是不是PFM模式下的正常现象。很多芯片在PFM模式下为了让轻载效率最大化会主动把输出电压抬起来一点这个值在datasheet里叫PFM ripple或hysteresis window通常几毫伏到几十毫伏属于正常范围。但如果你发现输出电压高得离谱或者纹波呈周期性大波浪那就要怀疑反馈采样路径。我排查过一个项目输出电压空载偏高30mV追踪下来发现反馈走线绕过了整个电感底部高频噪声直接耦合进FB引脚让芯片误判输出不足、从而抬高了占空比。把反馈走线拉直、包地之后问题解决。5.3 实测效率比datasheet低很多现象按datasheet典型电路搭的板子效率实测比规格书低了5到8个百分点。排查思路这种情况90%以上不在芯片本身而在电感和PCB走线。先算电感的DCR损耗和磁芯损耗再看输入输出端的走线电阻。我见过最夸张的一个案例客户用了一颗DCR高达180mΩ的超小电感600mA满载下光电感铜损就有0.065W占输出功率的3.7%效率直接掉了快4个点。换用同尺寸但DCR只有60mΩ的电感后效率立刻恢复到正常水平。此外输入侧走线太细导致输入电压跌落也会拉低效率。便携设备里电池到DC-DC的走线往往又长又细满载时线上压降可达100mV这相当于变相降低了输入电压Buck电路的效率通常随输入电压降低而略有下降加上自身走线损耗整体效率就被带低了。方案设计时尽量将电池直接接到DC-DC输入不要中间再挂其他负载。5.4 WL-CSP芯片虚焊和焊点开裂现象板子刚贴完测试正常老化测试或跌落测试后出现间歇性无输出。排查思路这基本是焊点可靠性问题。WL-CSP焊球直接承载芯片和PCB之间的应力而便携设备又频繁受到弯折、跌落冲击焊点很容易出问题。设计上要注意几点芯片尽量放在PCB边缘支撑强的位置不要放在柔性区域PCB焊盘比例按厂商推荐不要随便缩小如果结构上允许在芯片四周点一圈Underfill底填胶能大幅提升焊点寿命。焊接工艺上回流焊曲线要照顾WL-CSP的焊球合金空洞率要控制。我有一次遇到批量虚焊返修后检查发现是钢网开孔尺寸太大锡膏印刷偏位导致焊球和焊盘没能对齐。开钢网时比厂商推荐值略小5%到10%反而更可靠因为锡膏在回流时会轻微自对准。6. 一些关于方案选型的个人看法写了这么多最后聊点选型层面的东西。很多做硬件的朋友觉得超薄DC-DC就是找一个封装薄的芯片其他照常设计就行我在前面已经反复说明了这远远不够。真正决定一个便携产品电源方案成败的往往是频率、封装、电感、PCB工艺这几件事的耦合关系必须在项目最开始就通盘考虑。我自己的习惯是拿到一个便携设备项目先不急着看芯片品牌而是先把整机厚度预算表拉出来PCB多厚、外壳多厚、电池多厚、留给电源部分多厚这个表只要一拍死后面所有选型范围就清晰了。然后才去对着封装、频率、静态电流、效率曲线筛芯片。顺序反了的话经常是选到一颗很强大的芯片最后发现厚度超了推倒重来白白浪费时间。另外给新手一个建议超薄DC-DC方案里电感供应商提供的参考设计非常重要。电感在哪个频率下性能最好、饱和特性如何、DCR能做到多少这些数据厂商掌握得最清楚。我每次选型都会把候选电感列出来直接找供应商要电感在目标频率下的损耗数据再和芯片的效率曲线叠加算出的系统效率才贴近实际。最后分享一个我自己的小习惯每次调试超薄电源板都会顺手记录下每个关键节点的形状和位置尤其是SW节点、输入环路、反馈走线这三处。下次改版或者碰到类似项目这些记录就是最宝贵的参考。项目做多了你会发现超薄DC-DC设计与其说是技术问题不如说是一场关于空间、效率和噪声的平衡艺术经验都是在一次次测试和反复中积累起来的。