最近后仿中遇到不少工具的竞争问题引发对add_seq_delay的兴趣故对该编译选项进行研究。背景dft网表或者pr网表我们会使用到大量的cell通过cell代码的读取发现cell很多是specify或者UDP的写法这种写法由于不带有延迟时钟和信号或者数据的跳变沿重合导致竞争问题仿真器采样不准确什么是specifyhttps://www.runoob.com/w3cnote/verilog2-specify.html路径延迟用关键字 specify 和 endspecify 描述关键字之间组成 specify 块语句。specify 块语句主要有以下功能指定所有路径中引脚到引脚的延迟定义 specparam 常量在电路中设置时序检查什么是UDPhttps://www.runoob.com/w3cnote/verilog2-udp.htmlVerilog 还为用户提供了自己编写原语的能力这种原语就是用户自定义原语。UDP 类型主要有以下 2 种。组合逻辑 UDP输出仅取决于输入信号的组合逻辑。时序逻辑 UDP下一个输出值不但取决于当前输入值还取决于当前的内部状态。在后仿中会使用很多时序逻辑UDP以简单的D触发器为例UDP实现的D触发器A往往不带有#延迟因此CLK的上升沿和Q端跳变从波形上看是同时发生的Q端给到下一级的触发器B的D端假如上述两个触发器是同步的那么触发器B用CLK采样跳变的D仿真器出现竞争无法确定是采样左值还是右值添加add_seq_delay的作用添加-add_seq_delay 1ps后上述D触发器的Q端就会和CLK有1ps的delay避免了下级D触发器出现竞争现象【说明】1.add_seq_delay一般搭配nospecify使用specify不添加add_seq_delay2.vcs添加add_seq_delay只能全局生效不能指定路径IES则支持指定路径 -add_seq_delay TOP.xx.xx...3ps3.VCS无法指定路径如果遇到gating时钟和数据也会存在时钟和数据同时延迟两者之间又变成沿采沿