1. 项目概述为什么扇出型封装是当下的“香饽饽”在芯片制造的漫长旅程中封装是决定一颗芯片最终形态、性能和可靠性的“最后一公里”。如果说芯片设计是绘制蓝图晶圆制造是浇筑地基那么封装就是为芯片穿上“战甲”并为其搭建通往外部世界的“高速公路”。近年来随着5G、人工智能、高性能计算和物联网设备的爆发式增长市场对芯片提出了前所未有的要求更小的尺寸、更高的性能、更低的功耗和更低的成本。传统的引线键合Wire Bonding和倒装芯片Flip Chip封装技术在面对这些日益严苛的需求时开始显得有些力不从心。正是在这样的背景下晶圆级扇出型封装Fan-Out Wafer-Level Packaging, FOWLP脱颖而出成为了半导体封装领域一颗耀眼的明星。我第一次接触到FOWLP工艺是在为一个超薄智能手表项目寻找芯片封装方案时。客户要求主控芯片的厚度必须控制在0.5毫米以内同时需要集成多颗内存和传感器传统的封装方式要么厚度超标要么集成度不够。在尝试了多种方案后FOWLP以其无基板、高密度、薄型化的特点完美地解决了这个难题。从那以后我便开始深入研究这项工艺并在多个项目中成功应用。简单来说FOWLP的核心思想是“先分离再重构”。它不像传统晶圆级封装WLCSP那样直接在晶圆上制作凸块和植球而是先将晶圆上的芯片一个个切割下来称为“裸片”然后将这些裸片像拼图一样以一定的间距重新排列并嵌入到一种特殊的环氧树脂模塑料EMC中形成一张“重构晶圆”。随后在这张重构晶圆上像在硅晶圆上一样通过光刻、沉积、电镀等半导体工艺直接制作出高密度的铜再布线层RDL和凸块。最终再将重构晶圆切割成单个的封装体。这项工艺的魅力在于它巧妙地绕开了传统封装中昂贵的有机基板或硅中介层直接在模塑料上“生长”出互连线路实现了更短的信号传输路径、更高的I/O密度和更优的电热性能。对于需要集成多颗异构芯片如处理器、内存、射频模块的系统级封装SiP应用FOWLP更是提供了无与伦比的灵活性和集成度。接下来我将从设计思路、核心工艺、实操要点到常见问题为你彻底拆解这项正在重塑半导体产业格局的先进封装技术。2. 工艺核心思路与设计考量2.1 从“扇入”到“扇出”互连密度的革命要理解FOWLP首先要明白它的前身——晶圆级芯片尺寸封装WLCSP也就是常说的“扇入型”Fan-In封装。在扇入型封装中所有的I/O焊盘都位于芯片的活性区域有晶体管的部分之内。再布线层RDL将芯片边缘或内部的焊盘重新分配到芯片表面以便形成间距更大的焊球阵列。但这里存在一个根本性限制芯片的尺寸是固定的当I/O数量增加到一定程度时焊盘和焊球的间距就必须做得非常小这会给后续的PCB组装带来巨大挑战如焊接桥连并且I/O数量受芯片面积严格制约。扇出型封装的核心突破就在于“扇出”二字。它允许I/O焊盘不仅分布在芯片的活性区域上还可以“扇出”到芯片之外的模塑料区域。这就好比在一块固定大小的画布芯片上作画空间不够了我们就把画布四周用新的材料模塑料裱起来然后在新拓展的“画框”区域继续创作布置焊盘和线路。这样一来I/O的数量和间距就不再受限于原始芯片的尺寸设计自由度大大增加。我们可以用更宽松、更可靠的焊球间距来支持更多的I/O这对于需要大量高速信号接口如高带宽内存HBM接口的芯片至关重要。在实际项目选型时判断是否该用FOWLP我通常会问自己几个问题芯片的I/O数量是否超过300个封装厚度是否要求低于0.6毫米是否需要集成多颗异质芯片对信号完整性和电源完整性的要求是否极高如果答案中有多个“是”那么FOWLP就是一个非常有力的候选方案。当然它的工艺复杂度更高对设计和制造的要求也更严苛这需要在成本、性能和周期之间做精细的权衡。2.2 两种主流技术路径芯片先置与芯片后置FOWLP工艺主要衍生出两种技术路线其核心区别在于芯片和模塑料结合的先后顺序这直接影响了工艺难度、成本和适用范围。2.2.1 芯片先置Chip First工艺这是最早实现量产也是目前应用最广泛的FOWLP路径我们前面描述的基本就是这一种。其流程可以概括为取片→贴装→模塑→去载板→制作RDL→植球→切割。流程详解首先将测试合格的晶圆进行减薄和切割得到单个裸片。然后使用高精度取放设备将这些裸片正面朝下有电路的一面朝下临时贴装在一张带有临时键合胶的载板通常是玻璃或硅片上。裸片之间留有特定的间隙。接着使用液态或固态的环氧树脂模塑料EMC进行压缩成型或传递成型将裸片完全包裹并填充间隙形成一块“夹心饼干”芯片/EMC/载板。固化后将载板剥离裸片就被牢固地嵌在EMC中其背面通常是硅背面和EMC表面共同构成了一个平坦的“重构晶圆”表面。后续就在这个表面上进行RDL光刻、电镀铜、制作凸块等工序。优点工艺相对成熟产业链配套完善由于芯片被EMC完全包围保护性更好适合单颗芯片或多颗同质芯片的封装。挑战芯片在模塑过程中会受到压力和热应力可能产生位移或翘曲对后续高精度光刻构成挑战临时键合与解键合载板剥离是额外的工艺步骤增加成本和风险。2.2.2 芯片后置Chip Last工艺也称为“RDL先制”工艺。顾名思义它是先制作RDL层再放置芯片。流程详解首先在一张临时载板上直接制作一层或多层高密度的铜RDL线路。然后将切割好的裸片正面朝下通过微凸块或铜柱直接对准并键合到RDL上预设的焊盘位置。键合完成后再进行模塑工序用EMC填充芯片间隙并覆盖背面。最后剥离载板在另一面现在是芯片的背面和EMC面制作焊球然后切割。优点由于先制作了平坦的RDL层光刻的对准精度可以做到极高非常适合线宽/线距L/S极细例如小于2μm的超高密度互连需求芯片在键合时受到的应力更小。挑战对芯片凸块制备和精准贴装的要求极高RDL层在后续模塑过程中可能因应力产生变形工艺复杂度更高成本也相对更高。实操心得对于大多数移动设备主芯片、电源管理芯片PMIC芯片先置工艺因其成熟度和成本优势是首选。而当项目涉及2.5D/3D集成需要与硅中介层上类似的微米级互连密度时例如某些AI加速芯片与HBM的集成芯片后置工艺则展现出其独特的价值。我曾参与的一个高性能计算项目就因为需要实现亚微米级的RDL来连接多颗芯片最终选择了芯片后置工艺路线。3. 核心工艺模块深度解析3.1 临时键合与解键合重构晶圆的“临时舞台”这是芯片先置工艺中的关键支撑技术。载板在这里扮演了一个“临时舞台”的角色它必须在整个前道工序贴片、模塑中提供极其稳定、平整的支撑又要在需要时能被干净、无损地移除。载板选择常用的是玻璃载板或硅载板。玻璃载板成本较低热膨胀系数CTE可调透明度好便于光学对准是主流选择。硅载板则具有与芯片完美的CTE匹配性能最大限度地减少热应力引起的翘曲但成本高昂。临时键合胶这是技术核心。它需要在高温模塑~180°C和后续工艺中保持足够的粘附力防止芯片移位又要在解键合时能通过激光照射对于激光释放型胶水、加热滑移热滑移型或机械剥离使用释放层等方式使粘附力急剧下降或消失实现无损分离。激光释放型是目前的主流它通过特定波长的激光穿透玻璃载板使胶层发生光分解或烧蚀从而实现解键合。工艺控制要点胶厚均匀性涂胶的均匀性直接影响到芯片贴装的平整度和后续模塑的均匀性。通常采用旋涂工艺需要精确控制转速和时间。翘曲控制硅芯片、EMC和载板三者材料属性CTE、杨氏模量不同在热循环中会产生复杂的应力导致重构晶圆发生翘曲。严重的翘曲会使光刻机无法聚焦和对准。解决方案包括优化材料配方、采用对称的层叠结构如在背面也贴附一层平衡层以及精确控制工艺温度曲线。解键合残留必须确保解键合后芯片和RDL表面没有任何胶体残留否则会严重影响后续的电镀和焊接可靠性。这需要通过严格的清洗工艺如等离子清洗来保证。3.2 环氧树脂模塑料不仅仅是“填充物”EMC在FOWLP中远不止是填充间隙和固定芯片那么简单它实际上成为了封装体的“新型基板”其性能至关重要。关键性能参数流动性必须能充分填充微小通常为几十到一百微米的芯片间隙不能有空洞。收缩率固化过程中的体积收缩要小且可控以减少对芯片的应力。热膨胀系数理想情况下EMC的CTE应尽可能与硅~2.6 ppm/°C匹配以降低热失配应力。但为了降低成本和提高机械强度通常会添加二氧化硅填料使CTE调整到8-12 ppm/°C这需要与RDL的铜~17 ppm/°C和后续的PCB~15-18 ppm/°C进行系统级的CTE协同设计。模量较高的弹性模量有助于抑制封装翘曲。热导率对于功率芯片需要高导热率的EMC来帮助散热。成型工艺主要分为压缩成型和传递成型。压缩成型是将EMC预成型料片置于芯片和模具之间加热加压成型优点是可使用高填料含量的EMC翘曲小。传递成型则是将液态EMC注入已合模的型腔中填充性更好更适合复杂结构。工艺中需精确控制压力、温度和时间以防止芯片破损或移位。3.3 再布线层封装内部的“高速公路网”RDL是FOWLP技术的精髓所在它用铜导线替代了传统封装中的引线或基板走线实现了芯片级的高密度互连。工艺步骤典型的RDL制作采用半导体后端工艺中的“镶嵌工艺”。首先在重构晶圆表面沉积一层绝缘介质通常是聚酰亚胺PI或苯并环丁烯BCB。然后进行光刻显影出线路图形。接着通过电镀工艺在图形中填充铜。最后通过化学机械抛光CMP去除表面多余的铜形成平坦的铜导线。这个过程可以重复多次以制作多层RDL。设计挑战线宽/线距FOWLP的RDL线宽/线距目前主流在5μm/5μm到10μm/10μm先进工艺可达2μm/2μm。更细的线宽意味着更高的互连密度但也对光刻和电镀工艺提出了极限挑战。对准精度由于重构晶圆可能存在微米级的翘曲和芯片放置误差光刻机需要具备高超的全局和局部对准能力确保每一层RDL都能精确地对准下方的芯片焊盘。电性能需要仿真优化RDL的线长、线宽、间距以控制信号传输的损耗、延迟和串扰。对于高速信号可能需要设计成差分对或带状线结构。材料选择介质层材料需要在绝缘性、附着力、热稳定性、介电常数和机械强度之间取得平衡。PI材料应用广泛但介电常数较高BCB介电常数低更适合高频应用但成本也高。3.4 凸块制作与植球通往外部世界的“桥梁”在完成RDL后需要在最外层的焊盘上制作凸块通常为铜柱或直接植上焊球以便与PCB板连接。铜柱凸块通过电镀工艺在RDL焊盘上生长铜柱然后在铜柱顶部再电镀一层锡银焊料帽。铜柱提供了良好的垂直导电和一定的机械支撑高度。这是目前高密度FOWLP的主流选择。焊球植球对于I/O密度不高、节距较大的应用也可以采用传统的植球方式。使用植球机将锡球通过助焊剂定位到焊盘上然后经过回流焊使锡球熔化并与焊盘形成金属间化合物IMC连接。可靠性关键凸块/焊球与RDL焊盘之间的界面可靠性是封装寿命的关键。需要确保电镀或焊接质量形成均匀、连续的IMC层。同时由于FOWLP没有基板缓冲凸块直接承受芯片与PCB之间的热机械应力因此对凸块的高度、直径和分布设计有更高要求需要通过仿真来优化其抗疲劳性能。4. 完整工艺流程与关键控制点以一个典型的芯片先置、单层RDL的FOWLP工艺流程为例我们来梳理其全貌和每个环节的“魔鬼细节”。步骤一前道准备与芯片贴装晶圆减薄与切割将完成前道制造的晶圆背面研磨减薄至所需厚度如100μm然后进行划片槽内激光隐形切割或刀片切割形成独立的裸片。减薄均匀性和切割道的清洁度至关重要任何微裂纹都会在后续模塑应力下扩展导致芯片碎裂。载板准备与涂胶清洗玻璃载板在其表面旋涂一层激光释放型临时键合胶并进行软烘烤使胶层达到合适的粘性和厚度均匀性。精准贴片使用高精度倒装芯片贴片机通过机器视觉识别将裸片有源面朝下精准地拾取并贴装到载板的胶层上。芯片之间的间隙Fan-out区域根据I/O数量和布线需求预先设计好通常为100-500μm。贴片精度必须控制在±5μm以内。步骤二模塑成型与载板剥离压缩模塑将贴好芯片的载板放入模具中在芯片上方放置适量EMC预成型料片。加热模具并施加压力使EMC熔化并流动完全包裹所有芯片并填充间隙。随后保温保压使其固化。解键合模塑完成后将重构晶圆芯片EMC从载板上剥离。对于激光释放型胶水使用特定波长如308nm准分子激光从玻璃载板背面扫描照射使胶层发生光分解粘附力归零然后用机械臂将载板平稳移走。清洗与检查对剥离后的重构晶圆进行等离子清洗去除任何可能的有机物残留。然后进行全面的光学检查测量翘曲度并使用扫描声学显微镜检查模塑内部是否有分层或空洞。步骤三再布线层制作介质层沉积与光刻在平坦化的重构晶圆表面通过化学气相沉积CVD或旋涂工艺沉积第一层介质如PI。然后涂覆光刻胶曝光显影开出通往芯片焊盘的微孔Via。种子层沉积与图形电镀溅射一层薄薄的钛/铜种子层。再次涂胶、光刻定义出第一层RDL的导线图形。随后进行铜电镀将图形内的沟槽填满铜。去胶与种子层刻蚀去除光刻胶然后用湿法或干法刻蚀掉未被铜覆盖的种子层部分形成独立的铜导线。表面钝化与开窗在整个表面再沉积一层钝化层如另一层PI并光刻开出上表面焊盘UBM窗口。至此一层RDL完成。如需多层则重复介质层沉积→通孔光刻→种子层→线路光刻→电镀的循环。步骤四凸块制作与最终测试凸块下金属化与电镀在UBM窗口处通过溅射和光刻电镀工艺制作铜柱凸块及其顶部的锡银焊料帽。回流与切割进行低温回流使焊料帽形成光滑的球状。最后用激光或刀片切割机沿着预先设计好的切割道将重构晶圆分割成一个个独立的封装体。最终测试对单颗封装体进行电性测试、老化测试和可靠性抽检如温度循环、高温高湿测试确保其性能与寿命达标。关键控制点实录翘曲战争从模塑完成到RDL制作翘曲控制贯穿始终。我们会在多个节点解键合后、每层介质沉积后使用激光扫描仪测量全场的翘曲轮廓。一旦发现异常翘曲如“笑脸”或“哭脸”形需要立即调整后续工艺的温度曲线甚至暂停生产分析材料匹配性问题。有一次因为一批EMC的固化收缩率偏大导致整批晶圆翘曲超过200μm光刻机无法对焦最终全部报废。RDL电镀均匀性电镀铜的厚度均匀性直接影响导线电阻和可靠性。边缘和中心的电流密度不同会导致镀层中间薄、四周厚“狗骨”效应。我们通过优化阳极形状、使用盗电流阴极环、调整电镀液流场和添加剂配方来改善均匀性。每批都会切片测量关键位置的铜厚将其控制在±10%的规格内。芯片移位监测在模塑高压下芯片有可能发生微小的滑动或旋转。我们会在关键芯片的角落设计特殊的十字对准标记。在模塑后和解键合后分别通过高倍光学显微镜或图案识别系统测量这些标记的位置与贴片后的基准位置对比将移位量控制在3μm以下。一旦超标就需要检查贴片机的真空吸嘴压力、胶水的粘性以及模塑参数是否合适。5. 典型问题排查与工艺优化心得FOWLP工艺集成度高变量多生产中难免遇到问题。下面是我总结的一些常见故障模式、排查思路和解决技巧。问题现象可能原因排查步骤解决方案与预防措施重构晶圆翘曲过大1. 芯片、EMC、载板CTE失配严重。2. 模塑压力或温度不均。3. 临时键合胶固化应力释放不均。1. 测量翘曲形状凸/凹和量值。2. 检查各批次材料EMC、胶水的来料检验报告。3. 回顾模塑工艺腔体的温度均匀性测试记录。1.优化材料组合选择CTE更匹配的EMC和载板。2.工艺调整优化模塑升温/降温曲线降低残余应力采用两段式固化。3.结构平衡在芯片面模塑后在背面也层压一层平衡膜。RDL线路开路或短路1. 光刻显影不净或过度导致图形缺陷。2. 电镀液污染或添加剂失衡导致镀铜空洞或瘤状物。3. 种子层刻蚀不净导致线路间桥连。1. 电性测试定位失效点。2. 对失效点进行FIB-SEM切片观察线路截面形貌。3. 检查光刻焦面、显影液浓度/温度分析电镀液成分。1.加强过程监控每层光刻后做关键尺寸测量和缺陷扫描。2.维护电镀液定期过滤、碳处理并监控添加剂浓度。3.优化刻蚀配方确保种子层刻蚀的选择比避免过刻伤及RDL铜线。芯片与EMC界面分层1. 芯片背面或侧面清洁度不够有污染物。2. EMC与芯片钝化层如SiN附着力差。3. 模塑前芯片预热不足产生热应力。1. SAM扫描确认分层位置和范围。2. 对分层界面进行表面能分析或EDX成分分析。3. 检查芯片清洗和等离子处理工艺参数。1.强化表面处理模塑前对芯片进行氧等离子体处理提高表面活性。2.使用附着力促进剂在芯片表面涂覆硅烷偶联剂等。3.优化预热确保芯片在模塑前与EMC温度接近。凸块焊接后开裂1. 凸块下金属化层UBM与RDL焊盘结合力弱。2. 铜柱与焊料帽界面IMC过厚或不均匀。3. 封装体与PCB的CTE失配导致热循环应力集中。1. 进行剪切力测试或拉力测试。2. 对开裂面做SEM/EDS分析确定断裂位置和成分。3. 仿真分析封装体在温度循环下的应力分布。1.优化UBM结构采用多层金属如Ti/Cu/Ni组合增强粘附力和阻挡层作用。2.控制回流工艺优化回流温度曲线控制IMC生长厚度和形态。3.设计优化增加凸块高度或直径提高其柔韧性以吸收应力优化凸块布局避免应力集中。最终测试良率批次性波动1. 某一关键物料批次性能漂移。2. 设备关键参数如贴片精度、光刻对位发生漂移未及时发现。3. 环境温湿度控制失效。1. 分析良率损失的电性测试Bin分布图找到主要失效模式。2. 追溯不良批次使用的所有物料和设备历史参数。3. 检查洁净室温湿度、颗粒度监控记录。1.建立严格的来料检验对EMC、胶水、光刻胶等关键物料进行小批量试产验证。2.实施统计过程控制对关键设备参数如贴片位置、光刻套准精度、电镀电流进行SPC监控设置预警限。3.环境监控自动化将温湿度传感器数据接入MES系统实现超限自动报警。工艺优化心得“数据驱动”优于“经验驱动”FOWLP工艺窗口窄任何一个参数的微小变化都可能被放大。必须建立从物料、设备到最终测试的全流程数据追溯系统。当出现问题时能快速关联到具体的工艺步骤和参数而不是靠工程师“猜”。仿真先行实验验证在新产品导入或工艺变更前务必使用有限元分析软件进行热-机械耦合仿真。预测模塑后的翘曲、RDL的应力分布、凸块在温度循环下的疲劳寿命。这能极大减少试错成本和时间。我曾通过仿真提前发现某款大尺寸芯片采用特定EMC会引发角部RDL铜线应力超标从而在流片前更换了EMC型号避免了一次重大损失。重视“界面”可靠性FOWLP中充满了各种材料界面芯片/EMC、EMC/RDL、RDL铜/介质层、UBM/焊料……这些界面是可靠性的薄弱环节。任何表面污染、氧化或附着力不足都会在后续热、湿、机械应力下导致分层。因此等离子清洗、表面活化、使用偶联剂等界面处理工艺其重要性不亚于光刻和电镀。与Foundry和设计公司紧密协同FOWLP是芯片设计与封装的深度融合。封装厂需要提前介入芯片设计阶段提供设计规则如最小芯片间距、RDL线宽线距、凸块尺寸布局等。芯片设计公司也需要了解封装工艺的限制在IO布局和电路设计上做出优化。良好的协同能一次性成功否则后期改版代价巨大。晶圆级扇出型封装工艺正以其卓越的集成能力、灵活性和性能优势从高端移动设备向汽车电子、数据中心等领域快速渗透。掌握其核心工艺细节与问题解决方法对于应对未来更复杂、更极致的芯片集成需求至关重要。这项技术没有黑匣子它的每一个难点都指向材料、设备和工艺协同创新的下一个突破口。