你有没有经历过这种时刻——原理图画完了DRC也过了兴冲冲地打开PCB编辑器。然后看到满屏飞线一百多个器件挤在板框外面你盯着屏幕发了十分钟呆不知道先放哪个、后放哪个。我一个朋友上周就是这样。他画了一块ST高端系列芯片的核心板原理图130个器件、六层板。原理图检查了三遍确认没问题结果打开PCB的那一刻他说了一句话「这和面对一张白纸写小说有什么区别。」这句话让我想起了一个事实在硬件设计全流程里布局是最需要经验、最依赖直觉、AI最难替代的环节。布线可以靠自动布线器凑合一下但布局错了后面全是无用功。这篇文章我用一块ST高端系列芯片核心板做例子演示怎么用AI辅助做PCB布局——不是AI替你画而是AI帮你建立布局框架让你不再面对白屏发呆。本文实战环境立创EDA专业版 Claude Code 本地大模型DeepSeek V4效果不限于特定工具方法论通用。一、为什么布局最难先看看硬件设计的各个阶段AI的介入程度阶段AI能做什么AI替代程度选型推荐替代料、对比参数★★★原理图自动连线、模块生成、ERC★★★★布局★布线自动布线、差分对★★★DRC逐条检查★★★★☆发板生成Gerber、DFM检查★★★★布局这栏打了最低分。原因很简单没有标准答案。同一个原理图三个工程师能布出三种完全不同的布局但可能都对。多目标优化。你要同时平衡散热、EMI、信号完整性、可制造性、可维修性——这些目标经常互相冲突。AI的训练数据几乎没有。网上能找到大量的代码、文章、甚至原理图——但有几个人会把自己布好的PCB源文件公开但是——AI在某些方面可以帮你。不是替你布局而是替你分析。二、从原理图到布局分区AI的「第一刀」回到朋友那块ST高端系列芯片核心板。原理图有这些模块MCU系统 ├── ST高端系列芯片 (LQFP封装) ├── 晶振 ×2 (HSE 25MHz, LSE 32.768K) ├── 复位 BOOT ├── SWD调试 ├── 去耦电容 ×18 │ 电源系统 ├── DC-DC降压芯片 (5V buck) ├── 3.3V LDO ├── 1.8V LDO ├── VCAP ×4 ├── VBAT 电池 │ 外设 ├── USB OTG ├── Ethernet (以太网PHY芯片) ├── CAN ×2 ├── UART ×4 ├── SPI Flash ├── SD Card ├── ADC 模拟输入打开PCB编辑器之前我先让AI做了一件事按功能分组并给出推荐布局分区。我给的提示词是这样的我有一块ST高端系列芯片核心板的原理图包含以下模块 [列出模块清单] 请帮我做布局分区分析 1. 把模块归为几个物理区域如数字核心区、电源区、模拟区、高速接口区 2. 说明每个区域在板上的推荐位置上下左右、靠近/远离谁 3. 标出需要特别注意的隔离要求模拟/数字分割、高速/低速隔离 4. 给出布局优先级顺序哪些器件必须先放AI的分析结果整理如下布局分区规划区域一数字核心区板子正中央成员ST高端系列芯片、晶振、复位电路、SWD接口规则MCU放正中央晶振紧贴OSC_IN/OUT引脚10mm去耦电容均匀分布在芯片背面BGA底部或LQFP四周优先放置因为所有信号都从MCU出发区域二电源区板子上方/左侧成员DC-DC降压芯片、LDO、大电容、电源输入接口规则远离模拟区开关噪声大电流走线短而粗注意DC-DC降压芯片的SW节点是噪声源电感的layout直接影响EMI区域三模拟区板子左下角与数字区分割成员ADC输入、模拟信号调理规则模拟地和数字地用0Ω电阻/磁珠单点连接独立铺地远离DC-DC区域四高速接口区板子右侧和下侧USB OTG靠近MCU的USB_DP/DM引脚差分走线90ΩEthernetPHY芯片靠近RJ4525MHz晶振靠近PHYSD Card信号线等长规则高速信号远离电源电感和模拟区区域五低速IO区板子边缘成员UART、CAN、SPI可以放得远一些布线约束最松布局优先级顺序AI给出的优先级第1优先MCU 晶振 去耦电容定锚点 第2优先电源电路确定能源流向 第3优先高速接口抢占最短路径 第4优先模拟电路占独立地盘 第5优先低速IO填空隙这个分区分析和优先级跟我在实际项目中总结的布局方法论基本一致。AI在这里做的不是代替工程师做决策而是把隐性知识显性化——把一个十年老工程师脑子里的布局经验用结构化的方式翻译出来。三、实战带着AI的布局框架开始动手有了分区规划打开LCEDA PCB编辑器的感觉就完全不一样了。第一步画分区分界线先用辅助线在板框上画出5个分区。这一步花不了两分钟但它给你一个「画布分割」的视觉锚点——你不再是漫无目的地放器件而是把器件拖到它属于的那个区域。┌──────────────────────┐ │ 电源区 │ │ [DC-DC降压芯片] [LDO] │ │ [大电容] [输入接口] │ ├──────────┬───────────┤ │ 模拟区 │ 数字核心区 │ │ [ADC调理]│ [ST高端系列芯片]│ │ [模拟地] │ [晶振] │ │ │ [去耦电容] │ ├──────────┴───────────┤ │ 高速接口区 │ │ [USB] [Ethernet] │ │ [SD Card] │ ├───────────────────────┤ │ 低速IO区 │ │ [UART] [CAN] [SPI] │ └───────────────────────┘第二步放大核心器件ST高端系列芯片LQFP封装放到数字核心区正中央给四周留出布线通道两个晶振贴着MCU的HSE晶振引脚HSE和LSE晶振引脚LSE距离严格控制在10mm以内VCAP去耦电容高端系列需要4个VCAP电容VCAP1~4各接2.2µF正对着芯片背面放走线越短越好第三步以MCU为中心逐区展开每放完一个区域的器件就让AI帮你检查一次。提示词示例我刚在ST高端系列芯片下方3mm处放了一个以太网PHY芯片 Ethernet PHY。 请检查 1. 这个距离是否合理 2. MDIO/MDC/RMII信号线从MCU到PHY的路径会经过电源区吗 3. 25MHz晶振应该放在PHY的哪一侧AI可以给出具体的距离建议和注意事项。它不是「替你布局」而是做你在布局过程中的第二双眼睛。四、AI布局分析的实际价值三个你一定会踩的坑坑一去耦电容放太远这是最常见的布局错误。AI能帮你计算ST高端系列芯片的VDD引脚到去耦电容的最大允许距离 电感 × di/dt ÷ ΔV假设100nF电容、ESL0.5nH、瞬态电流100mA/ns、允许压降50mV→ 最大距离 ≈ (0.5nH × 0.1A/ns) / 0.05V ≈ 1mm结论去耦电容到VDD引脚的距离必须控制在1-2mm以内。当你手动放电容时AI可以在旁边帮你算——这个数字你在大学学过但早就忘了。坑二DC-DC的SW节点没有做最小面积DC-DC降压芯片的SW网络是最大的辐射源。AI可以给出layout约束DC-DC降压芯片 SW节点Layout规则 ├── 走线用铜皮Polygon而非细走线最小化面积 ├── 二极管D1靠近SW对GND回路面积50mm² ├── 电感L1靠近SW输入电容Cin靠近VIN └── 反馈线FB走线远离SW和电感用地线屏蔽坑三模拟地和数字地不知道怎么割AI可以直接提方案ST高端系列芯片单点接地建议 1. 模拟区独立铺地AGND不与其他地层相连 2. 在ADC参考电压附近用0Ω电阻将AGND连接到DGND 3. AGND铺地区域不要有数字信号穿越 4. 模拟信号走线上下方都铺AGND做屏蔽五、AI辅助布局的边界什么能做、什么不能做经过多次实战我给AI辅助PCB布局画了这样一条边界线能做 ✅不能做 ❌分析原理图建议功能分区自动放置器件位置不合理给出信号类别的布局约束判断「这个布局好不好看」计算去耦电容最大距离处理机械结构约束外壳、散热器建议层叠方案凭直觉调整器件微调位置指出潜在的EMI问题替代你的设计决策和审美核心原则AI负责推演和约束你负责决策和执行。布局最能体现一个硬件工程师的功力。AI能帮你把理论层面的约束算清楚但它不知道你的板子要装进什么外壳、旁边有什么发热器件、走线拐弯好不好看。这些还是得你来。六、我的完整布局工作流经过多次迭代我现在做PCB布局的流程是这样的1. 画完原理图 → 导出网表 2. 让AI分析原理图 → 输出功能分区报告5分钟 3. 打开PCB编辑器 → 画分区分界线2分钟 4. 放大核心器件 → 锁位置3分钟 5. 逐区布局器件 → 每区让AI检查一遍每区5-10分钟 6. 全板AI复审 → 检查跨区域的潜在冲突5分钟 7. 开始布线以前第2到第6步全靠经验和直觉经常放完了才发现有问题推倒重来。现在AI在第2步帮你把框架搭好在第5步帮你做实时检查——效率提升至少30%。关键不是AI有多聪明而是AI让你不会漏掉该考虑的因素。人类工程师布局时最常见的错误是「忘了考虑某个约束条件」布局完才开始补救。AI不会忘——只要你问它。总结回到开头那个问题「AI能不能帮你做PCB布局」答案是不能替你布局但能让你布局时不出低级错误。这听起来没那么酷——但实际工作中80%的布局返工都是因为漏掉了某个约束条件。AI把这些问题在前端拦截掉剩下来考验的就是你真正的设计功力走线好不好看、信号质量怎么样、板子好不好生产。而这些东西目前AI还离得远。下一篇预告布局做完之后AI能帮你在DRC阶段找出多少LCEDA自带DRC漏掉的问题